组原课设：CMI码解码器设计与实现

课程设计报告
课程设计名称：计算机组成原理课程设计课程设计题目：CMI码解码器设计与实现
院（系）：计算机学院
专业：网络工程
班级：84010201
学号：
姓名：
指导教师：
完成日期：2011年01月14日
目录
第1章总体设计方案 (2)
1.1设计原理 (2)
1.2设计思路 (2)
1.3设计环境 (3)
第2章详细设计方案 (4)
2.1顶层方案的设计与实现 (4)
2.1.1创建顶层图形设计文件 (4)
2.1.2器件的选择与引脚锁定 (4)
2.2功能模块的设计与实现 (5)
2.2.1码位分离模块的设计与实现 (5)
2.2.2 译码运算模块的设计与实现 (6)
2.3仿真调试 (6)
第3章编程下载与硬件测试 (8)
3.1编程下载 (8)
3.2硬件测试及结果分析 (8)
参考文献 (10)
附录（电路原理图） (11)
第1章总体设计方案
1.1 设计原理
CMI码是一种1B2B码(一位信息码，二位码元)，即将过来的一位码子用两位码子来表示。

当过来“0”码时，编码输出固定的“01”码；当过来的是“1”码时，编码输出“00”或者“11”码，并且交替出现。

译码电路中要有码分离电路，将过来的CMI码流两两分为高位码和低位码，然后进行异或判决，从而得到译码输出。

译码电路的原理框图如图1所示。

图1.1 CMI码译码电路原理框图
1.2 设计思路
CMI码译码器的设计主要包含如下2个部分：
①码位分离电路；
②译码运算电路；
在2个部分中分别设计实现相应功能的器件，包括码位分离器、译码运算器等。

在连接具体电路时配合相应脉冲和门电路以达到预期效果。

CMI码译码器的底层、顶层的设计都采用原理图设计输入方式，经编译、调试后形成*.bit文件并下载到XCV200可编程逻辑芯片中，经硬件测试验证设计的正确性。

1.3 设计环境
·硬件环境：伟福COP2000型计算机组成原理实验仪、XCV200实验板、微机；
XCV200实验板：在COP2000 实验仪中的FPGA 实验板主要用于设计性实验和课程设计实验，它的核心器件是20 万门XCV200 的FPGA 芯片。

用FPGA 实验板可设计8 位16 位和32 位模型机。

U3 IDT71V016SA 是64Kx16 位存储器能保存大容量的程序。

C0-C5 D0-D5 是12 个7 段数码管用于显示模型机内部的寄存器总线数值。

A0-A7、B0-B7 是16 个LED 发光二极管用于显示模型机内部的状态例如进位标志零标志中断申请标志等等。

K0(0-7)-K4(0-7)是四十个开关用于输入外部信号。

·EDA环境：Xilinx foundation f3.1设计软件
Xilinx foundation f3.1：是Xilinx公司的可编程器件开发工具，该平台功能强大，主要用于百万逻辑门设计。

该系统由设计入口工具、设计实现工具、设计验证工具三大部分组成。

设计入口工具包括原理图编辑器、有限状态机编辑器、硬件描述语言（HDL）编辑器、LogiBLOX模块生成器、Xilinx内核生成器等软件。

气功能是：接收各种图形或文字的设计输入，并最终生成网络表文件。

设计实现工具包括流程引擎、限制编辑器、基片规划器、FPGA编辑器、FPGA写入器等软件。

设计实现工具用于将网络表转化为配置比特流，并下载到器件。

时设计验证工具包括功能和时序仿真器、静态时序分析器等，可用来对设计中的逻辑关系及输出结果进行检验，并详尽分析各个时序限制的满足情况。

第2章详细设计方案
2.1 顶层方案的设计与实现
CMI码顶层方案图采用原理图设计输入方式，电路实现基于XCV200可编程逻辑芯片。

在完成原理图的功能设计后，把输入/输出信号安排到XCV200指定的引脚上去，实现芯片的引脚锁定。

2.1.1创建顶层图形设计文件
顶层图形文件主要由一个和3-8译码器、异或门、模2除法器封装在一个芯片中的-U21组成的一个完整的设计实体。

可利用Xilinx foundation f3.1模块实现顶层图形文件的设计，顶层图形文件结构如图2.1所示
图2.1 CMI译码器整体设计框图
2.1.2器件的选择与引脚锁定
（1）器件的选择
由于硬件设计环境是基于伟福COP2000型计算机组成原理实验仪和XCV200实验板，故采用的目标芯片为Xlinx XCV200软件所包含的逻辑芯片。

（2）引脚锁定
把顶层图形文件中的输入/输出信号安排到Xlinx XCV200芯片指定的引脚上去，实现芯片的引脚锁定，各信号及Xlinx XCV200芯片引脚对应关系如表2.1
所示。

表2.1 信号和芯片引脚对应关系
2.2 功能模块的设计与实现
电路由1个码位分离模块，1个译码运算模块，1个非门，实现对CMI码解码。

2.2.1码位分离模块的设计与实现
码位分离电路由3个D触发器和一个非门构成，CMI为输入，GAO,DI为输出，CLK为时钟脉冲，其设计过程如下。

（1）创建模块电路图
（2）功能仿真
对创建的的码位分离器进行功能仿真，可用Xilinx foundation f3.1对模
块实现。

2.2.2 译码运算模块的设计与实现
本电路由一个D触发器，1个同或门组成。

（1）创建模块电路图
（2）功能仿真
对创建的的高低码位进行功能仿真，可用Xilinx foundation f3.1对模块实现。

2.3 仿真调试
仿真调试主要验证设计电路逻辑功能、时序的正确性，本设计中主要采用功能仿真方法对设计的电路进行仿真。

（1）建立仿真波形文件及仿真信号选择
功能仿真时，首先建立仿真波形文件，选择仿真信号，对选定的输入信号设置参数，选定的仿真信号和设置的参数如表2.2所示。

表2.2 仿真信号选择和参数设置
（2）功能仿真结果与分析
功能仿真波形结果如图2.2所示，仿真数据结果如表2.3所示。

由于采用延迟2.5个码元周期输出，可以看出功能仿真结果是正确的，进而说明电路设计的正确性。

图2.2 功能仿真波形结果表2.3 仿真数据结果
第3章编程下载与硬件测试
3.1 编程下载
利用COP2000仿真软件的编程下载功能，将得到*.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。

3.2 硬件测试及结果分析
利用XCV200实验板进行硬件功能测试。

定点原码一位除法器的输入数据通过XCV200实验板的输入开关实现，输出数据通过XCV200实验板的LED指示灯实现，其对应关系如表3.1所示。

表3.1 XCV200实验板信号对应关系
利用表2.2中的输入参数作为输入数据，逐个测试输出结果，即用XCV200实验板的开关K0输入数据，同时观察数码显示管显示结果，得到如图3.1及表3.2所示的硬件测试结果。

表3.2 硬件测试结果
注：CLK脉冲信号上升沿有效
对表3.2与表2.3和图2.1的内容进行对比。

可以看出硬件测试结果是正确的，说明电路设计完全正确。

输入数据序列及控制脉冲信号同表2.3相同。

由此可知,CMI码译码器的设计中,CLK的脉冲信号上升沿有效,输入的CMI 码通过码元分离电路把信号俩俩
分为一组,再通过译码运算带路实现译码功能，由此可知结果验证正确。

参考文献
参考文献
[1] 李景华.可编程程逻辑器件与EDA技术［M］.北京：东北大学出版社，2001
[2] 范延滨.微型计算机系统原理、接口与EDA设计技术[M].北京：北京邮电大学
出版社，2006
[3] 王爱英.计算机组成与结构(第4版)[M].北京：清华大学出版社，2006
[4] 王冠.Verilog HDL与数字电路设计[M].北京：机械工业出版社，2005
[5] 江国强.EAD技术习题与实验[M].北京：电子工业出版社，2005
[6] 杜建国.Verilog HDL硬件描述语言[M].北京：国防工业出版社，2004
附录（电路原理图）1.电路原理图
图4.1 总电路设计
图4.2 码分离电路
图4.3 译码运算电路。