实验四 计数器的设计跟运用新
计数器的设计实验报告
计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。
图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3 —计数器输入端Q0、Q1、Q2、Q3 —数据输出端CR—清除端CC40192的功能如表5－9－1，说明如下：表5－9－1当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。
当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。
当CR为低电平，LD为高电平时，执行计数功能。
执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。
执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。
加法计数表5－9－减计数2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。
实验四-模10计数器与10分频电路
●实验名称：利用VerilogHDL设计一个模10加法计数器和一个时钟10分频电路●实验目的:1.熟悉用可编程器件实现基本时序逻辑电路的方法。
2.了解计数器的Verilog描述方法，以及偶数分频的思路与原理。
●预习要求：1.回顾数字电路中加法计数器的相关知识。
●实验说明：1.用MAX+plus II软件开发PLD器件有两种设计输入方式：原理图输入和HDL语言输入方式，或者将两者结合起来，一部分电路采用原理图，另一部分采用HDL语言。
2.加法计数器表示随着时钟脉冲的输入，计数器从0开始正向计数，直到计满规定的模值后归零，然后依次循环计数。
模10计数器表示，计数器从0000~1001循环计数。
3.时钟分频电路的功能是，对输入的时钟频率进行偶数倍的降频（倍增其周期），10分频意味着分频后产生的新时钟周期是输入时钟的20倍。
●实验内容与步骤：1.新建一个属于自己的工程目录。
2.用VerilogHDL语言方式编写一个模10加法计数器cnt_10。
3.对此计数器模块进行编译和仿真。
4.用VerilogHDL语言方式编写一个20分频模块fenpin_20，对输入时钟进行20分频处理。
5.对此分频电路进行仿真。
●实验报告要求：1.将自己绘制的电路图或者编写的VerilogHDL代码，截图或者复制到实验报告中。
2.将代码关键位置写上相应注释（可用中文）。
3.对仿真波形截图，贴到实验报告中。
●实验图表与数据：1. 模10加法计数器cnt_10的V erilog代码2. 模10加法计数器cnt_10的仿真波形：3. 20分频模块fenpin_10的Verilog代码：4. 20分频模块fenpin_10的仿真波形：。
北京科技大学数电实验四 Quartus II集成计数器及移位寄存器应用
北京科技大学实验报告学院：高等工程师学院专业：自动化（卓越计划）班级：自E181姓名：杨威学号：41818074 实验日期：2020 年5月26日一、实验名称：集成计数器及其应用1、实验内容与要求（1）用74161和必要逻辑门设计一个带进位输出的10进制计数器，采用同步置数方法设计；（2）用两个74161和必要的逻辑门设计一个带进位输出的60进制秒计数器；2、实验相关知识与原理（1）74161是常用的同步集成计数器，4位2进制，同步预置，异步清零。
引脚图功能表其中X。
3、10进制计数器（1）实验设计1）确定输入/输出变量输入变量：时钟信号CLK、复位信号CLRN；输出变量：计数输出QD、QC、QB、QA，进位输出RCO，显示译码输出OA、OB、OC、OD、OE、OF、OG2）计数范围：0000-10013）预置数值：00004）置数控制端LDN：计数到1001时输出低电平5）进位输出RCO：计数到1001时输出高电平画出如下状态转换表：CP QDQCQBQA0 00001 00012 00103 00114 01005 01016 01107 01117 10009 100110 0000（2）原理图截图仿真波形如下功能验证表格CLRN QD QC QB QA RCO0 0 0 0 0 01 0 0 0 1 01 0 0 1 0 01 0 0 1 1 01 0 1 0 0 01 0 1 0 1 01 0 1 1 0 01 0 1 1 1 01 1 0 0 0 01 1 0 0 1 11 0 0 0 0 04、60进制秒计数器（1）实验设计1）确定输入/输出变量输入变量：时钟信号CLK、复位信号CLRN；输出变量：计数十位输出QD2、QC2、QB2、QA2和计数个位输出QD1、QC1、QB1、QA1，进位输出RCO2）计数范围：0000 0000-0101 10013）预置数值：0000 00004）置数控制端LDN1（个位）：计数到0101 1001时输出低电平5）清零端CLRN2（十位）：计数到0110时输出低电平6）ENT：个位计数到1001时输出高电平7）进位输出RCO：计数到1001时输出高电平画出如下状态转换表CP QD2QC2QB2QA2QD1QC1QB1QA1CPQD2QC2QB2QA2QD1QC1QB1QA1CPQD2QC2QB2QA2QD1QC1QB1QA10 0000 0000 20 0010 0000 40 0100 00001 0000 0001 21 0010 0001 41 0100 00012 0000 0010 22 0010 0010 42 0100 00103 0000 0011 23 0010 0011 43 0100 00114 0000 0100 24 0010 0100 44 0100 01005 0000 0101 25 0010 0101 45 0100 01016 0000 0110 26 0010 0110 46 0100 01107 0000 0111 27 0010 0111 47 0100 01118 0000 1000 28 0010 1000 48 0100 10009 0000 1001 29 0010 1001 49 0100 100110 0001 0000 30 0011 0000 50 0101 000011 0001 0001 31 0011 0001 51 0101 000112 0001 0010 32 0011 0010 52 0101 001013 0001 0011 33 0011 0011 53 0101 001114 0001 0100 34 0011 0100 54 0101 010015 0001 0101 35 0011 0101 55 0101 010116 0001 0110 36 0011 0110 56 0101 011017 0001 0111 37 0011 0111 57 0101 011118 0001 1000 38 0011 1000 58 0101 100019 0001 1001 39 0011 1001 59 0101 100160 0000 0000 （2）设计原理图截图（3）实验仿真仿真波形：仿真结果表：5、实验思考题：（1）总结任意模计数器的设计方法。
计数器的设计实验心得
计数器的设计实验心得一、引言计数器是数字电路中常见的一个模块，其作用是记录输入信号的个数，并将结果输出。
在数字电路设计中，计数器的应用十分广泛，如频率测量、计时器、分频器等。
在本次实验中，我设计了一个4位二进制同步计数器，并对其进行了测试和验证。
本文将详细介绍实验过程和心得体会。
二、实验原理1. 计数器的基本原理计数器是由触发器组成的数字电路，其输入为时钟信号和复位信号，输出为计数值。
当时钟信号到达触发器时，触发器状态发生变化（从0变为1或从1变为0），并将此状态传递给下一级触发器。
当所有触发器状态都改变后，就完成了一次计数。
2. 4位二进制同步计数器的设计本次实验要求设计一个4位二进制同步计数器。
该计数器由4个D触发器组成，每个D触发器有一个数据输入端（D）、一个时钟输入端（CLK）和一个异步清零端（CLR）。
其中CLK接收外部时钟信号，CLR接收异步清零信号。
具体设计如下：- 第一级D触发器：CLK接收外部时钟信号，CLR接收异步清零信号。
D接收第二级D触发器的Q输出信号。
- 第二级D触发器：CLK接收第一级D触发器的Q输出信号，CLR接收异步清零信号。
D接收第三级D触发器的Q输出信号。
- 第三级D触发器：CLK接收第二级D触发器的Q输出信号，CLR接收异步清零信号。
D接收第四级D触发器的Q输出信号。
- 第四级D触发器：CLK接收第三级D触发器的Q输出信号，CLR接收异步清零信号。
D输入为1。
三、实验过程1. 设计电路图根据上述原理，我设计了一个4位二进制同步计数器电路图。
其中，CLK和CLR分别连接到开关和按钮上，方便手动控制时钟和复位操作。
电路图如下：2. 制作实验板根据电路图，我在实验板上焊接了相应的元件和连接线，并进行了测试和调试。
3. 实验测试在进行实验测试前，我先对时钟频率进行了设置。
由于本次实验要求计数范围为0~15（即4位二进制数），因此时钟频率需要满足以下条件：- 每个计数周期需要16个时钟周期。
实验四 多位十进制计数器的设计与实现
实验四多位十进制计数器的设计与实现（4 课时）实验目的1.熟练掌握设计电路下载到芯片的关键设置与基本步骤和利用实验箱上的输入信号和输出显示器件在线测试设计电路的方法。
2.学习使用VHDL 语言设计多位计数器和7 段译码电路的方法。
3.学习多位数码管的动态显示原理，掌握数码管驱动电路灵活设计方法。
实验原理1.米字形数码管（共阴）笔画接口：A1、A2、B、C、D1、D2、E、F、G、H、J、K、M、N、O、P、DP位选接口：sel0,sel1,sel2,sel3.sel0 Sel1 Sel2 Sel3 选中的数码管0 1 1 1 第4 位1 0 1 1 第3 位1 1 0 1 第2 位1 1 1 0 第1 位（右）2. 8 位7 段数码管（共阴）笔画接口：a、b、c、d、e、f、g、dp位选接口：sel0,sel1,sel2,sel3(可不用).Sel2 Sel1 Sel0 选中点亮的数码管1 1 1 第1 位（最右）1 1 0 第2 位1 0 1 第3 位1 0 0 第4 位0 1 1 第5 位0 1 0 第6 位0 0 1 第7 位0 0 0 第8 位实验内容与要求1.设计一个十进制计数器，具有显示位置随计数时钟在八个数码管中左右滚动的功能。
（6 分）2.设计一个符号显示电路，使其通过米字型数码管显示至少四页的自定义英文和数字符号。
（每页4 个字符）（3 分）3.设计一个4 位十进制计数器，具有加减计数功能和置数功能，并能通过数码管显示计数结果。
减数为零时发声报警。
（3 分）1：library IEEE;use IEEE.std_logic_1164.all;use IEEE.Std_logic_unsigned.all;entity cnt10 isport (clk : in std_logic;data_out : out std_logic_vector (7 downto 0);selout: out std_logic_vector (2 downto 0));end entity;architecture art1 of cnt10 isbeginprocess(clk)variable cnt1:integer range 0 to 9; beginif clk'event and clk='1' thencnt1:=cnt1+1;if cnt1>9 thencnt1:=0;end if;end if;case cnt1 iswhen 0 => data_out <= "11111100"; -- 0 when 1 => data_out <= "01100000"; -- 1 when 2 => data_out <= "11011010"; -- 2 when 3 => data_out <= "11110010"; -- 3 when 4 => data_out <= "01100110"; -- 4 when 5 => data_out <= "10110110"; -- 5 when 6 => data_out <= "10111110"; -- 6 when 7 => data_out <= "11100000"; -- 7 when 8 => data_out <= "11111100"; -- 8 when 9 => data_out <= "11101110"; -- 9 when others => NULL;end case;end process;process(clk)variable cntsel:integer range 0 to 13; beginif clk'event and clk='1' then cntsel:=cntsel+1;if cntsel>13 thencntsel:=0;end if;end if;case cntsel iswhen 0 => selout <= "111";when 1 => selout <= "110";when 2 => selout <= "101";when 3 => selout <= "100";when 4 => selout <= "011";when 5 => selout <= "010";when 6 => selout <= "001";when 7 => selout <= "000";when 8 => selout <= "001";when 9 => selout <= "010";when others => NULL;end case;end process;end art1;2：Library IEEE;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity miguan isport( clk : in std_logic;WX : out std_logic_vector (3 downto 0);DX : out std_logic_vector (15 downto 0)); End entity miguan;Architecture bhv of miguan isType state is(st0,st1,st2,st3);Signal current_state:state :=st0;Signal next_state:state;Signal shu1 : integer range 0 to 3;Signal shu2 : std_logic_vector(13 downto 0); Signal A,B,C,D:std_logic_vector(15 DOWNTO 0); Beginprocess (clk) isBeginIf (clk'event and clk='1') thenshu2<=shu2+"00000000000001";If shu2="11111111111111"thencurrent_state<=NEXT_STATE;elsecurrent_state<=current_state;End if;End if;End process;Process (current_state)BeginCase current_state iswhenst0=>A<="0110101000000000";--xB<="0000000011110000";--lC<="1000010000011110";--dD<="0001000110111011";--sNEXT_STATE<=ST1;whenst1=>A<="0000000011111100";--UB<="1000010000000011";--TC<="0001000111110011";--ED<="0011000111000111";--RNEXT_STATE<=ST2;whenst2=>A<="0000000011111111";--0B<="0001000111111011";--6C<="0000000000001100";--1D<="0001000111111111";--8NEXT_STATE<=st3;whenst3=>A<="0001000111111011";--6B<="1001010110000000";--4C<="0001000110111011";--5D<="0000000000001100";--1NEXT_STATE<=ST0;End case;End process;Process (clk) isBeginif rising_edge(clk) thenif shu1>3 thenshu1<=0;elseshu1<=shu1+1;end if;case shu1 isWHEN 0 =>WX<="1110";DX<=A;WHEN 1 =>WX<="1101";DX<=B;WHEN 2 =>WX<="1011";DX<=C;WHEN 3 =>WX<="0111";DX<=D;End case;End if;End process;End architecture bhv;3：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity wybcount4 isport(count_clk,saopin_clk,en,load,reset,add_sub:in std_logic;data_in3:in std_logic_vector(3 downto 0);--Left1data_in2:in std_logic_vector(3 downto 0);data_in1:in std_logic_vector(3 downto 0);data_in0:in std_logic_vector(3 downto 0);--Right1duanxuan:out std_logic_vector(7 downto 0);--duan xuansel:out std_logic_vector(1 downto 0);--wei xuanbell:out std_logic);end entity wybcount4;architecture beh of wybcount4 isconstant num0:std_logic_vector:="01111110";constant num1:std_logic_vector:="00001100";constant num2:std_logic_vector:="10110110";constant num3:std_logic_vector:="10011110";constant num4:std_logic_vector:="11001100";constant num5:std_logic_vector:="11011010";constant num6:std_logic_vector:="11111010";constant num7:std_logic_vector:="00001110";constant num8:std_logic_vector:="11111110";constant num9:std_logic_vector:="11011110";function number(x:std_logic_vector) return std_logic_vector is begincase x iswhen "0000" => return num0;when "0001" => return num1;when "0010" => return num2;when "0011" => return num3;when "0100" => return num4;when "0101" => return num5;when "0110" => return num6;when "0111" => return num7;when "1000" => return num8;when "1001" => return num9;when others =>return "00000000";end case;end number;signal Q3:std_logic_vector(3 downto 0);--zhong jian zhisignal Q2:std_logic_vector(3 downto 0);signal Q1:std_logic_vector(3 downto 0);signal Q0:std_logic_vector(3 downto 0);beginprocess(count_clk,reset,en,load,add_sub) isbegin--counter10IF reset = '0' THENQ0<=(OTHERS => '0');Q1<=(OTHERS => '0');Q2<=(OTHERS => '0');Q3<=(OTHERS => '0');ELSIF rising_edge(count_clk) THENif en='0' thenif load='0' thenQ0<=data_in0;Q1<=data_in1;Q2<=data_in2;Q3<=data_in3;elsif add_sub='0' then--addQ0<=Q0+1;if Q0>=9 thenQ0<="0000";Q1<=Q1+1;if Q1>=9 thenQ1<="0000";Q2<=Q2+1;if Q2>=9 thenQ2<="0000";Q3<=Q3+1;if Q3>=9 thenQ3<="0000";end if;end if;end if;end if;else--subQ0<=Q0-1;if Q0<=0 thenQ0<="1001";Q1<=Q1-1;if Q1<=0 thenQ1<="1001";Q2<=Q2-1;if Q2<=0 thenQ2<="1001";Q3<=Q3-1;if Q3<=0 thenQ3<="1001";end if;end if;end if;end if;end if;end if;END IF;if (Q0="0000" and Q1="0000" and Q2="0000" and Q3="0000") then bell<='1';elsebell<='0';end if;end process;process(saopin_clk) is--sao pin xian shivariable qq:std_logic_vector(0 to 1);beginif (saopin_clk'event and saopin_clk='1') thenif qq<=3 then qq:=qq+1;else qq:="00";end if;end if;case qq iswhen "00" => sel<="00";duanxuan<=number(Q0);when "01" => sel<="01";duanxuan<=number(Q1);when "10" => sel<="10";duanxuan<=number(Q2);when "11" => sel<="11";duanxuan<=number(Q3);end case;end process;end architecture beh;。
定时器计数器实验
本实验所用DAIS系列MCS—51单片机仿真实验系统的设单片机的晶振为11.0592MZ。完成对接在P1、P3端口的发光二极管闪亮控制程序的设计和调试。具体要求：
1．选择定时器T0为工作方式1，定时溢出时间为50ms，使P1口的8个发光二极管循环闪亮。
2．选择定时器T0和T1为工作方式0，T0定时溢出时间为50ms，使P3.0口的发光二极管每隔0.1S交替闪亮。T1定时溢出时间为25ms，使P3.1口的发光二极管每隔0.05S交替闪亮。
3．将TO定时器设定为工作方式2，使P1.0口的1个发光二极管每隔50ms交替闪亮。
四、实验预习要求
1．根据硬件电路原理图，分析LED发光二极管点亮的条件，画出实际接线图。
2．阅读教材中有关定时／计数器的内容，熟悉定时／计数器的基本结构和工作过程；计算50ms定时／计数器时间常数；根据实验任务设计出相应的调试程序。
MOV A．P1 ； 将端口P1中值读入A中
RL A ； A中二进制数循环左移
MOV P1，A ； 控制P1端口小灯状态
AJMP LOOP ；转LOOP再循环等待50ms
END ； 结束
五、实验设备 ’
计算机（已安装MCS—51单片机仿真软件)，MCS—51单片机仿真实验系统。
六、思考题
定时器工作于方式l、方式2时，其一次溢出的最大定时时间是多少（设单片机的晶振为11.0592MHz）?
七、实验报告要求
1．整理好实验任务1～3中经MCS—51单片机仿真实验系统正确运行的程序。
MOV TH0，#06H ； 赋250 s初值
MOV R0，#200 ；预置定时控制值(250 s×200=50ms)
数字逻辑实验报告
数字逻辑实验报告学号：班号： 10062302姓名：时间： 2012-5实验一译码器的设计及应用实验1．实验目的：学习译码器的设计方法及应用；用2-4译码器74139构成3-8译码器。
2．实验步骤：（1）按提供的实验指导上的第二部分内容即Max+plus II Baseline10.0的操作方法，画出相关的电路的原理图；（2）进行电路的功能仿真；（3）进行编程下载；（4）记录实验现象及结果；（5）完成实验报告。
3．实验内容：利用2-4译码器74139或3-8译码器74138或7448七段译码器及其它门电路设计一个电路：（1）2-4译码器74139的功能简述。
该译码器为两个2-4译码器的组合原件，输出为低电平有效，当G1N端输入低电平时，A1,B1-Y10-Y13,2-4译码器有效；当G2N端输入低电平时，A2,B2-Y20-Y23,2-4译码器有效；（2）用2-4译码器74139构成3-8译码器的电路图。
（3）真值表。
y0=(C^B^A^)^;y1=(C^B^A)^;y2=(C^BA^)^;y3=(C^BA)^;CB A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 0 1 1 1 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 111111111Y4=(CB^A^)^; y5=(CB^A)^; y6=(CBA^)^; y7=(CBA)^;4.实验结果。
（1）功能仿真波形。
（2）实验现象记录。
A.当将SW1,SW2,SW3都按下时,LED1--LED7指示灯被点亮,LED8熄灭；B.当将SW1,SW2,SW3都弹起时,LED2--LED8指示灯被点亮，LED1熄灭；C.当将SW3,SW2按下，SW1弹起时,LED1--LED6,LED8指示灯被点亮,LED7熄灭；D.当将SW1,SW2按下，SW3弹起时，LED1--LED3,LED5--LED8指示灯被点亮，LED4熄灭；实验二加法器的设计及应用实验1．实验目的：学习加法器的设计及全加器的应用；四位二进制加法或减法器。
数电 实验四 数据选择器及其应用 实验报告
数电实验四数据选择器及其应用实验报告一、实验目的1. 了解数据选择器的原理和设计方法；2. 学会使用74LS138和74LS151等多位数据选择器；3. 掌握数据选择器在逻辑电路中的应用。
二、实验器材和器件1. 万用表2. 示波器3. 计算机、PSpice、Multisim4. 实验电路板、电路图5. TTL集成电路：74LS138、74LS151三、实验原理数据选择器(Data Selector)是用于在多个数据中选择一个或者少数几个数据的组合逻辑电路，也叫做多路选择器(Multiplexer)。
数据选择器可用于控制信号的选择，实现对信号进行分时复用、多路数据选通等功能。
常见的数据选择器有8选1、16选1等。
常用的数据选择器有两种类型：1.位选型数据选择器2.数据选型数据选择器1. 位选型数据选择器位选型数据选择器是指选中或分配单元的控制时使用二进制码，用来控制选通信号的输入。
2. 数据选型数据选择器数据选型数据选择器是由一个或多个数据信号为输入，它们与二进制控制信号一起给出n个数据信号的任意线性组合输出，通过对选择信号的控制，能够把其中的一路信号送到输出端。
例如，74LS151是一种8选1数据选择器(DMUX)，它有8个输入端和1个输出端，还有3个控制端。
其中，控制端包括1个使能端(ENABLE)和2个选择端(A、B)。
输入端用来输入8个数据信号，而输出端则输出选择信号。
控制端用来输入控制信号，用来选择哪个输入端的数据信号送到输出端。
对于74LS151，控制信号的值决定了从哪个输入信号读取数据。
A B EN Y0 0 1 I00 1 1 I11 0 1 I21 1 1 I30 0 0 Z对于74LS138，3个控制信号的值决定了哪个输入信号将被传输到输出端口。
当输出选通(ENABLE=1)时，选通输出的某一输入的高电平(或低电平)基本上与输入选通指定的控制端台，关心。
实验4.2：8位数字式LED显示器应用通过构建逻辑电路，使用74LS151实现8位数码管的控制。
vhdl 计数器的使用
实验四计数器的使用一、实验目的熟悉步长可变的加减计数器的工作原理、设计过程和实现方法。
二、实验内容与要求学习用VHDL设计步长可变的加减计数器电路，完成编译、综合、适配、仿真和实验箱上的硬件测试，通过LED数码管显示输入输出各部分数据。
三、实验原理通过输入一组4BIT二进制数据，控制计数方式，即步长，决定每个脉冲到来时计数器增加的数值，同时还有一个单BIT的控制位，选择加计数或者减计数，并通过电路显示各部分数据（输入及输出）。
拨码开关置为MODEL_SEL5-8，全部置为ON，通过USB下载；全部置为OFF，则通过LAB_JTAG_PS_AS接口下载。
DISP_SEL8，处于“ON”状态，这样可以使用静态共阳数码管DISP_SEL1，DISP_SEL2处于“OFF”状态，通过F1，F2的十六进制的输入，在静态共阳数码管DP1B，DP2B上显示输出。
F1，F2预置数据，通过计数器，总的计数值控制电平宽度，其中一组控制高电平，一组控制低电平。
在DP1B上显示的是0-F的步长可变的加减计数器。
四、实验平台（1）硬件：计算机、GX-SOC/SOPC-DEV-LABCycloneII EP2C35F672C8核心板（2）软件：Quartus II软件五、六、仿真截图七、硬件实现八、程序代码1--10 位计数SCAN TOP_LEVEL程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY ACOUNT100 ISPORT(clk,clr,en,en6:IN STD_LOGIC ;count1 : out std_logic ;ledseg : out std_logic_vector(6 downto 0);ledcom :out std_logic_vector(5 downto 0)); END;ARCHITECTURE ONE OF ACOUNT100 IS COMPONENT clkgen ISPORT(clkin:IN STD_LOGIC ;clkout: OUT STD_LOGIC);END COMPONENT;COMPONENT COUNT10a ISPORT(clk,clr,en:IN STD_LOGIC ;q:OUT STD_LOGIC_vector(3 downto 0);count1:OUT STD_LOGIC);end COMPONENT;COMPONENT bcd_7seg isport(bcd_led :in std_logic_vector(3 downto 0);--input bcdledseg : out std_logic_vector(6 downto 0));--output to 7 segmentend COMPONENT;COMPONENT mx isport(s:in std_logic;a,b:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0));end COMPONENT;COMPONENT comcoun isport(clk : in std_logic;--synchronouse clockenable : in std_logic;--scan clockcomclk : out std_logic_vector(2 downto 0));--output countend COMPONENT;COMPONENT com_encode isport(s :in std_logic;--input countledcom :out std_logic_vector(5 downto 0));--output encodeend COMPONENT ;signal clk1,c10: std_logic;signal q1,q2,bcd: std_logic_vector(3 downto 0);BEGINU1:clkgen PORT MAP(CLKIN=>CLK,CLKOUT=>CLK1);U2:COUNT10a PORT MAP(clk=>CLK1,clr=>clr,en=>en,q=>q1,count1=>c10);U3:COUNT10a PORT MAP(clk=>CLK1,clr=>clr,en=>c10,q=>q2,count1=>count1); U4:MX PORT MAP(S=>CLK1,A=>q1,b=>q2,q=>bcd);U5:bcd_7seg PORT MAP(bcd_led=>bcd,ledseg=>ledseg);U6:com_encode PORT MAP(s=>clk1,ledcom=>ledcom );end;2---clkgen.vhdLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_unsigned.all;ENTITY clkgen ISPORT(clkin:IN STD_LOGIC ;clkout: OUT STD_LOGIC);END;ARCHITECTURE even OF clkgen ISconstant N:Integer:=50000000;--constant N:Integer:=10;SIGNAL coun:integer range 0 to N;SIGNAL clk1:STD_LOGIC;BEGINPROCESS(clkin)BEGINIF(clkin'EVENT AND clkin='1')THENIF(coun=N)THENcoun<=0;clk1<=Not clk1;elsecoun<=coun+1;END IF;END IF;END PROCESS;clkout<=clk1;END even;3--10 位计数器程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY COUNT10a ISPORT(clk,clr,en:IN STD_LOGIC;count1:OUT STD_LOGIC;q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COUNT10a ;ARCHITECTURE rtl OF COUNT10a ISSIGNAL qs:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL ca:STD_LOGIC;BEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THENIF(clr='1')THENqs<="0000";ELSIF(en='1')THENIF(qs="1001")THENqs<="0000";ca<='0';ELSIF(qs="1000")THEN --在计数到8时,即让进位赋值1,--由于信号会产生一个滞后,使得实际ca在9时出现qs<=qs+1;ca<='1';ELSEqs<=qs+1;ca<='0';END IF;END IF;END IF;END PROCESS;PROCESS(ca,en)BEGINq<=qs;count1<=ca AND en;END PROCESS;END rtl;4library ieee;use ieee.std_logic_1164.all;entity mx isport(s:in std_logic;a,b:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0));end mx;architecture rtl of mx isbeginq<= a WHEN s = '0' ELSE b ;end rtl;5--七段显示扫描电路--comcoun.vhd 7 segment com scan counterlibrary ieee ;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity comcoun isport(clk : in std_logic;--synchronouse clockenable : in std_logic;--scan clockcomclk : out std_logic_vector(2 downto 0));--output countend comcoun;architecture behavior of comcoun issignal q : std_logic_vector(2 downto 0);--internal counted signal beginfscan:process(clk)beginif (clk'event and clk='1') thenif (enable='1') thenif q>=1 thenq<="000";--initial counterelseq<=q+1;--countingend if;end if;end if;end process fscan;comclk<=q; --output internal countend behavior;6library ieee ;use ieee.std_logic_1164.all;entity bcd_7seg isport(bcd_led :in std_logic_vector(3 downto 0);--input bcdledseg : out std_logic_vector(6 downto 0));--output to 7 segment end bcd_7seg;architecture behavior of bcd_7seg isbeginwith bcd_led selectledseg<="0111111" when "0000",--0,3f"0000110" when "0001",--1,06"1011011" when "0010",--2,5b"1001111" when "0011",--3,4f"1100110" when "0100",--4,66"1101101" when "0101",--5,6d"1111101" when "0110",--6,7d"0100111" when "0111",--7,27"1111111" when "1000",--8,7f"1101111" when "1001",--9,6f"1110111" when "1010",--A"1111100"when "1011", --b"0111001"when "1100",--c"1011110" when "1101",--d"1111001"when "1110",--E"1110001" when "1111",--F"0000000" when others;end behavior;7--计数译码电路-- 6 共阴--com_encode.vhd 7 segment com encoderlibrary ieee ;use ieee.std_logic_1164.all;entity com_encode isport(s :in std_logic;--input countledcom :out std_logic_vector(5 downto 0));--output encode end com_encode;architecture behavior of com_encode isbeginledcom<="000001" when s='0' else"000010" ;end behavior;九、实验总结。
课程设计计数器
课程设计计数器一、教学目标本课程的教学目标是让学生掌握计数器的基本原理和使用方法。
具体包括：1.知识目标：使学生了解计数器的历史、发展和种类，理解计数器的工作原理，掌握计数器的使用方法和操作技巧。
2.技能目标：培养学生能够熟练使用计数器进行基本的数学运算，能够运用计数器解决实际问题。
3.情感态度价值观目标：培养学生对科学的热爱和好奇心，培养学生的动手能力和创新精神，使学生认识到科技对生活的重要性。
二、教学内容本课程的教学内容主要包括：1.计数器的基本原理：使学生了解计数器的工作原理，理解计数器各个部分的功能和作用。
2.计数器的使用方法：教授学生如何使用计数器进行基本的数学运算，如何进行数据输入和输出。
3.计数器的操作技巧：通过实际操作，使学生掌握计数器的操作技巧，能够熟练使用计数器。
4.计数器在实际问题中的应用：通过实例讲解，使学生能够运用计数器解决实际问题。
三、教学方法本课程的教学方法包括：1.讲授法：通过讲解计数器的基本原理和使用方法，使学生掌握相关知识。
2.讨论法：通过分组讨论，使学生交流学习心得，提高学生的动手能力和团队协作能力。
3.实验法：通过实际操作，使学生掌握计数器的使用方法和操作技巧。
四、教学资源本课程的教学资源包括：1.教材：选用权威、实用的教材，为学生提供学习参考。
2.参考书：提供相关领域的参考书籍，丰富学生的知识体系。
3.多媒体资料：制作精美的多媒体课件，提高学生的学习兴趣。
4.实验设备：准备充足的实验设备，保证每个学生都能动手实践。
五、教学评估本课程的评估方式包括以下几个方面：1.平时表现：通过观察学生在课堂上的参与度、提问回答等情况，评估学生的学习态度和理解程度。
2.作业：布置适量的作业，评估学生的掌握情况，包括计数器的使用方法和实际问题解决能力。
3.考试：定期进行考试，全面评估学生对计数器知识的理解和运用能力。
评估方式要求客观、公正，能够全面反映学生的学习成果。
通过评估，及时发现学生的问题，进行针对性的辅导。
计数器的设计实验报告
计数器的设计实验报告一、实验目的本次实验的目的是设计并实现一个简单的计数器，通过对计数器的设计和调试，深入理解数字电路的基本原理和逻辑设计方法，掌握计数器的工作原理、功能和应用，提高自己的电路设计和调试能力。
二、实验原理计数器是一种能够对输入脉冲进行计数，并在达到设定计数值时产生输出信号的数字电路。
计数器按照计数方式可以分为加法计数器、减法计数器和可逆计数器；按照计数进制可以分为二进制计数器、十进制计数器和任意进制计数器。
本次实验设计的是一个简单的十进制加法计数器，采用同步时序逻辑电路设计方法。
计数器由触发器、门电路等组成，通过对触发器的时钟信号和输入信号的控制，实现计数功能。
三、实验设备与器材1、数字电路实验箱2、集成电路芯片：74LS160（十进制同步加法计数器）、74LS00（二输入与非门）、74LS04（六反相器）3、示波器4、直流电源5、导线若干四、实验内容与步骤1、设计电路根据实验要求，选择合适的计数器芯片 74LS160，并确定其引脚功能。
设计计数器的清零、置数和计数控制电路，使用与非门和反相器实现。
画出完整的电路原理图。
2、连接电路在数字电路实验箱上，按照电路原理图连接芯片和导线。
仔细检查电路连接是否正确，确保无短路和断路现象。
3、调试电路接通直流电源，观察计数器的初始状态。
输入计数脉冲，用示波器观察计数器的输出波形，检查计数是否正确。
若计数不正确，逐步排查故障，如检查芯片引脚连接、电源电压等，直至计数器正常工作。
4、功能测试测试计数器的清零功能，观察计数器是否能在清零信号作用下回到初始状态。
测试计数器的置数功能，设置不同的预置数，观察计数器是否能按照预置数开始计数。
五、实验结果与分析1、实验结果成功实现了十进制加法计数器的设计，计数器能够在输入脉冲的作用下进行正确计数。
清零和置数功能正常，能够满足实验要求。
2、结果分析通过对计数器输出波形的观察和分析，验证了计数器的工作原理和逻辑功能。
计数器课程设计
计数器课程设计一、课程目标知识目标：1. 学生能够理解计数器的概念，掌握计数器的基本原理和功能。
2. 学生能够运用计数器进行数值的加减运算，并理解其在数学运算中的重要性。
3. 学生能够运用计数器解决简单的实际问题，如统计物品数量等。
技能目标：1. 学生能够正确操作计数器，熟练进行数值的加减运算。
2. 学生能够运用计数器进行数据的收集和整理，培养数据分析和解决问题的能力。
3. 学生能够通过小组合作，共同完成计数器相关的实践活动，提高团队协作能力。
情感态度价值观目标：1. 学生对计数器产生兴趣，培养积极主动学习数学的态度。
2. 学生在运用计数器解决问题的过程中，培养耐心、细心和自信心。
3. 学生通过计数器课程的学习，认识到数学在生活中的广泛应用，增强对数学学科的价值认同。
课程性质：本课程为数学学科的一节实践活动课，注重培养学生的动手操作能力、数据分析和解决问题的能力。
学生特点：二年级学生具有一定的数学基础，好奇心强，喜欢动手操作，但注意力集中时间较短，需要教师引导和激发兴趣。
教学要求：教师应结合学生的特点，设计生动有趣的教学活动，引导学生主动参与，注重培养学生的实际操作能力和团队合作精神。
在教学过程中，关注学生的个体差异，给予每个学生充分的关注和指导，确保课程目标的达成。
通过本课程的学习，使学生能够将计数器知识与实际生活相结合，提高数学素养。
二、教学内容本节教学内容以《数学》二年级教材中“计数器与数的认识”章节为基础，结合课程目标，组织以下内容：1. 计数器的基本结构：引导学生认识计数器的各个部分，如数位、计数珠等，理解其作用。
2. 计数器的使用方法：教授学生如何使用计数器进行数值的加减运算，掌握运算规则。
3. 数的组成与分解：通过计数器操作，帮助学生理解数的组成和分解，培养学生的数感。
4. 实际问题解决：设计实际问题，如统计物品数量，引导学生运用计数器解决问题，巩固所学知识。
5. 小组合作活动：组织小组活动，让学生共同完成计数器相关的任务，培养团队协作能力。
EDA实验报告实验四：带7段显示器的模100计数器
实验四：带7段显示器的模100计数器一、预习内容1.结合教材中的介绍熟悉Quartus Ⅱ软件的使用及设计流程；2.四位多路复用器设计原理；3.对应的VHDL 代码源程序。
二、实验目的1.掌握文本输入设计方法；2.熟悉QuartusⅡ软件的使用及设计流程；3.掌握带7段显示器的模100计数器的设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用文本输入法设计一个带7段显示器的模100计数器；2、用波形编辑工具生成一个带7段显示器的模100计数器的测试向量（即测试数据）；3、完成四位多路复用器的时序仿真。
4、下载到实验箱，看是否正确。
五、实验原理与内容1、原理：带7段显示器的模100计数器能够实现计数功能，并能计数到99后自动清零。
重新开始计数。
六、实验步骤1、用文本输入法设计一个带7段显示器的模100计数器；2、利用步骤一得到的带7段显示器的模100计数器使用图形输入法实现一个带7段显示器的模100计数器；3、后的顶层文件进行编译、仿真和下载；4、看结果是否正确；改变频率可快速计数至99，看能否清零，能否在清零后继续计数。
七、实验报告1、写出实验源程序，并附上综合结果和仿真波形；library ieee;use ieee.std_logic_1164.all;entity counter isport (clk,reset:in std_logic;digit1,digit2:out std_logic_vector(6 downto 0)); end counter;architecture counter1 of counter isbeginprocess (clk,reset)variable temp1: integer range 0 to 10;variable temp2: integer range 0 to 10;beginif (reset='1') thentemp1 := 0;temp2 := 0;elsif (clk'event and clk = '1') thentemp1 := temp1+1;if (temp1=10) thentemp1 := 0;temp2 := temp2+1;if (temp2=10) thentemp2 := 0;end if;end if;end if;case temp1 iswhen 0=>digit1<="1111110";--7Ewhen 1=>digit1<="0110000";--30when 2=>digit1<="1101101";--6Dwhen 3=>digit1<="1111001";--79when 4=>digit1<="0110011";--33when 5=>digit1<="1011011";--5Bwhen 6=>digit1<="1011111";--5Fwhen 7=>digit1<="1110000";--70when 8=>digit1<="1111111";--7Ewhen 9=>digit1<="1111011";--7Bwhen others => null;end case;case temp2 iswhen 0=>digit1<="1111110";--7Ewhen 1=>digit1<="0110000";--30when 2=>digit1<="1101101";--6Dwhen 3=>digit1<="1111001";--79when 4=>digit1<="0110011";--33when 5=>digit1<="1011011";--5Bwhen 6=>digit1<="1011111";--5Fwhen 7=>digit1<="1110000";--70when 8=>digit1<="1111111";--7Ewhen 9=>digit1<="1111011";--7Bwhen others => null;end case;end process;end counter1;2、分析实验结果；实验结果正确，能达到理想效果。
实验4 双向计数器设计
实验四 双向计数器设计一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL 设计技术； 掌握双向异步清零计数器（加/减1器）的设计方法。
二、设计描述及方法1． 设计电路的接口描述。
图5-1双向含异步清0和同步时钟使能的4位加法器管脚图如图5-1，引脚说明如下： • clk 是计数端口；• reset 是异步清零信号，高电平有效；• enable 是使能端，当它为高电平时，才能将加1器的输出值加载到锁存器的数据端 • dir 是加减操作的控制选择，高电平加1器；低电平减1器 • yout[3..0]是四位数据输出端，通过锁定数码管用以显示输出数据； •cout 是计数溢出端。
2． 真值表。
如表5-1所示：表5-1 双向含异步清0和同步时钟使能的4位加法器真值表3． 电路设计基本方法To 7-segment decoder To a LED这是一个单时钟十六进制计数器；“双向”指的是加1还是减1操作，可以用语句if dir=’1’then …else实现；“异步清零”指的是只要reset为高电平，立即清零，而不需要等待时钟脉冲（计数脉冲）到来；“同步时钟使能”是指当enable有效时还不能立即把内部输出值加载到锁存器的数据端，而是需要等到下一个时钟，在时钟信号的控制下再相应。
三、设计步骤完成计数器的VHDL描述，并对其进行波形仿真，确定结果正确。
四、硬件验证(选做)1．选择实验电路结构5对该设计进行硬件验证。
在该实验电路结构中，将键8（PIO7）对应为reset控制信号，键7（PIO6）对应为enable控制信号，键6（PIO5）对应为dir控制信号，yout是计数输出接数码1（PIO19-PIO16，低位靠右），计数溢出cout接发光管D8（PIO15）；时钟clk接clock0，通过短路帽选择4Hz信号。
2．查阅系统引脚对照表，完成引脚锁定。
3．重新编译成功后，完成器件的下载配置。
数电实验四——精选推荐
实验四：时序逻辑电路(集成寄存器和计数器)一、实验目的：1．熟悉中规模集成计数器的逻辑功能和使用方法；掌握用集成计数器组成任意模数为M的计数器。
2．加深理解移位寄存器的工作原理及逻辑功能描述；熟悉中规模集成移位寄存器的逻辑功能和使用方法；掌握用移位寄存器组成环形计数器的基本原理和设计方法。
二、知识点提示和实验原理：㈠计数器：计数器的应用十分广泛，不仅可用来计数，也可用于分频、定时和数字运算。
计数器种类繁多，根据计数体制不同，计数器可分为二进制计数器和非二进制计数器两大类。
在非二进制计数器中，最常用的是十进制计数器，其他的称为任意进制计数器。
根据计数器的增减趋势的不同，计数器可分为加法计数器和减法计数器。
根据计数脉冲引入方式不同，计数又可分为同步计数器和异步计数器。
在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。
用集成计数器实现任意M进制计数器：一般情况任意M进制计数器的结构分为3类，第一种是由集成二进制计数器构成，第二种为移位寄存器构成的移位寄存型计数器，第三种为集成触发器构成的简单专用计数器。
当M较小时通过对集成计数器的改造即可以实现，当M较大时，可通过多片计数器级联实现。
实现方法：(1)当所需计数器M值小于集成计数器本身二进制计数最大值时，用置数(清零)法构成任意进制计数器；⑵当所需计数器M值大于集成计数器本身二进制计数最大值时，可采用级联法构成任意进制计数器。
常用的中规模集成器件：4位二进制计数器74HC161，十进制计数器74HC160，加减计数器74HC191、74HC193,异步计数器74LS290。
所有芯片的电路、功能表见教材。
㈡寄存器：寄存器用来寄存二进制信息，将一些待运算的数据、代码或运算的中间结果暂时寄存起来。
按功能划分，寄存器可分为数码寄存器和移位寄存器两大类。
数码寄存器用来存放数码，一般具有接收数码、保持并清除原有数码等功能，电路结构和工作原理郡比较简单。
实验四 32位计数器
32位计数器1、实验目的熟悉ISE系列软件的设计流程和基本工具使用。
2、实验内容（1）创建ISE工程。
（2）VHDL语言设计输入。
（3）完成简单的设计约束，设计综合和设计实现，并生成下载配置文件。
（4）在Spartan 3E开发板上实现32位计数器的计数的显示。
3、实验器材Spartan 3E开发板。
4、实验说明实验中所需要的源文件在本报告附录中。
5、实验步骤步骤1：创建ISE工程（1）启动桌面上的ISE9.1图标，在Project Navigator中选择File→New Project。
（2）在弹出的对话框（见图1）中，设置工程名为count32，工程存放路径为E:\work\，顶层模块类型选择HDL，并单击Next按钮。
图1 ISE工程属性对话框（3）出现图2所示对话框，目标器件选择spartan3E,具体设计如下图图2 ISE工程属性对话框（4）一直点击Next，直到出现图3（即是刚才所设定的），最后点击Finish。
图3 工程设计总表出现图4，这就是所建立的工程，现在我们需要在里面完成我们的设计。
图4 ISE工程属性对话框步骤2：创建新的VHDL设计文件（1）在ISE用户界面中，选择Project→New Source。
（2）在弹出的对话框（见图5）中，选择VHDL Module作为源程序类型，设置文件名为count32，并单击“下一步”按钮。
图5 VHDL的New Source Wizard（3）点击Next，直到出现图6，直到Finish。
图6 程序总结（4）点击Finish之后出现程序编辑窗口，在窗口中进行程序编辑。
输入32位计数器程序并保存（程序见附录），编辑窗口如图7。
图7 保存后的程序编辑窗口步骤3：利用XST进行设计综合并仿真（1）点击processes目录下的synthesize-XST可以实现综合。
单击synthesize-XST左边的可以展开它。
综合后可以点击生成相应的文件并观察。
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一、实验目的
1．学习用集成触发器构成计数器的方法 2．掌握中规模集成计数器的使用方法及功能测 试方法
二、实验仪器和设备
数字实验箱 芯片
CC4013
CC4O192(CC40193)
译码 显示器
译码电路电源， 用时连接 信号输入最 低位是A，
脉冲源
先0---1 1---0 后1---0 0---1
Q LD C 0 3 2 D1 P 1 3 0 2D U
CC4013芯片引脚
三、实验原理
所谓计数,就是统计脉冲的个数,计数器就是实现“计数”操 作的时序逻辑电路。 计数器种类繁多。根据计数体制的不同,计数器可分成 二进制（即2n进制）计数器和非二进制计数器两大类 根据计数器的增减趋势不同,计数器可分为加法计数器—— 随着计数脉冲的输入而递增计数的；减法计数器——随着 计数脉冲的输入而递减的,可逆计数器——既可递增、也可 递减的。 根据计数脉冲引人方式不同,计数器又可分为同步计数器— —计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端； 异步计数器——计数脉冲不是直接加到所有触发器的时钟 脉冲（CP）输入端。
四、实验内容
１．用D触发器构成异步二进制加/减计数器
注意ABCD位置
１．用D触发器构成异步二进制加/减计数器
S端接输入:引成：低位触发器的Q端与高一位 的CP端相连接
１、用D触发器构成异步二进制加计数器
(1)按图接线， 接至逻辑电平输出插口，将低位CP0端 接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电 RD 1”。 平显示插口，各 接高电平“ （2）清零后，逐个送入单次脉冲，观察并列表记录 Q3~Q0状态。 （3）将单次脉冲改为 1Hz的连续脉冲，观察Q3~Q0的 SD 状态。
（4）将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、 Q2、Q1、Q0端波形，描绘之。 （5）将图电路中的低位触发器的Q端与高一位的CP端相连接，构 成减法计数器，按实验内容（2），（3），（4）进行实验， 观察并列表记录Q3~Q0的状态。
2．测试40192的逻辑功能
清零 电路
置 数 电 路
减计数 电路
3、用复位法构成五进制计数器
4、计数器的级联使用
连续脉冲
CC40192芯片功能
D0、D1 、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端 LD:置数端 CPU:加法计数CP输入 CPL:减法计数CP输入 CO:进位输出端 BO:借位输出端
40192逻辑功能表
CR LD 1 × 0 0 0 1 0 1 输 功能表： 入 输 出 74ls192 CPU CPL D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 0 0 0 × × × × × × d c b a d c b a × × ↑ 1 × × × × 加 计 数 1 ↑ × × × × 减 计 数