基于VHDL的数字电子钟的设计

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基于vhdl数字闹钟设计说明书

毕业设计（论文）论文题目：基于VHDL的数字闹钟设计所属系部：指导老师：职称：学生姓名：班级、学号:专业：毕业设计（论文）任务书题目：基于VHDL的数字闹钟设计任务与要求：设计一个带闹钟功能的24小时计时器。

完成功能：1.计时功能：每隔1分钟计时1次，并在显示屏上显示当前时间。

2.闹钟功能：如果当前时间与设置的闹钟时间相同，扬声器发出蜂鸣声。

时间：年月日至年月日共周所属系部：学生姓名：学号：专业：指导单位或教研室：指导教师：职称：毕业设计(论文)进度计划表本表作评定学生平时成绩的依据之一。

基于VHDL的数字闹钟设计【摘要】随着EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益突出。

EDA技术就是依赖功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑优化和仿真测试，直至实现既定的电子线路系统功能。

本文介绍了基于VHDL硬件描述语言设计的多功能数字闹钟的思路和技巧。

在Quartus 11开发环境中编译和仿真了所设计的程序，并逐一调试验证程序的运行状况。

仿真和验证的结果表明，该设计方法切实可行，该数字闹钟可以实现调时定时闹钟功能具有一定的实际应用性。

关键词：数字闹钟 FPGA VHDL Quartus IIAbstract: With the EDA technology development and expansion of application fields and in-depth, EDA technology in the electronic information, communication, automatic control and computer applications of growing importance. EDA technology is dependent on a powerful computer, the software platform in the EDA tools for the hardware description language VHDL description for the system logic means completed design documents, automatically complete the test logic optimization and simulation, electronic circuit set up to achieve the system functionality. This article describes the VHDL hardware description language based on multi-function digital alarm clock design ideas and techniques. In the Quartus 11 compiler and development environment designed to simulate the process, and one by one to debug verification process operating conditions. Simulation and verification results show that the design method is feasible, digital alarm clock can adjust the time when the alarm clock to play music with some practical application.Key words: Alarm Clock FPGA VHDL Quartus II目录1 选题背景 (6)1.1选题研究内容 (6)1.2课题研究功能课题研究功能 (6)1.3课题相关技术应用 (6)2 FPGA 简介 (8)2.1FPGA概述 (8)2.2FPGA编程原理 (8)2.3FPGA设计流程 (9)3 总体设计思想 (10)3.1基本原理 (10)3.2设计框图 (10)4 设计步骤和调试过程 (11)4.1总体设计电路 (11)4.2模块设计和相应模块程序 (12)4.3仿真及仿真结果分析 (14)4.4实验调试结果 (15)结束语 (16)文献 (17)1 选题背景1.1 选题研究内容设计一个 24 小时的闹钟，该闹钟由显示屏、数字键、TIME 键、ALARM 键、扬声器组成。

基于VHDL的数字频率计设计

XXXXXXX学院学生毕业设计（论文）报告系别：电子与电气工程学院专业：电子信息工程技术班号：学生姓名：学生学号：设计（论文）题目：基于VHDL的数字频率计设计指导教师：设计地点：XXXXXXX学院起迄日期：20XX.9.1~20XX.10.31毕业设计（论文）任务书专业电子信息工程技术班级姓名一、课题名称：基于VHDL的数字频率计设计二、主要技术指标：1. 频率范围为：1Hz~50MHz。

2. 结果用数码管十进制显示。

3. 输入信号电压幅度为50mV～5V。

三、工作内容和要求：1. 构建大体的设计方案，并了解其内容。

2. 构建出大体的顶层原理设计框图。

3. 对底层的每个电路模块的设计，并通过软件MAX+PLUS2完成程序的编写通过。

4. 对整个原理框图进行编译并通过。

5. 对整个仿真图编译通过。

四、主要参考文献：[1] 陈必群. EDA技术与项目训练[M] ，常州：常州信息职业技术学院，2009年.[2] 王凤英. 基于FPGA的数字频率计设计与仿真[J].科技资讯,，2008，15（8）：1—10[3] 谭会生,张昌凡.EDA技术及应用.西安[M]：电子科技大学出版社,2001年[4] 张凯,林伟.VHDL实例剖析[M].北京：国防工业出版社,2004年[5] 刘玉良，李玲玉，邓勇全.吉林：用EDA方法设计数字系统的灵活性[D]，2002年[6] 宋万杰等.CPLD技术及其应用.[M].西安：西安电子科技大学出版社，2000年.学生（签名）年月日指导教师（签名）年月日教研室主任（签名）年月日系主任（签名）年月日毕业设计（论文）开题报告基于VHDL的数字频率计设计目录摘要Abstract第1章前言 (1)第2章数字频率计的要求 (2)2.1 主要技术指标 (2)2.2 工作内容和要求 (2)第3章数字频率计的方案设计.............................. (3)3.1 基本原理 (3)3.1.1 频率计测量频率的设计原理 (3)3.1.2 频率计测量频率的原理图 (3)3.2 设计流程图 (3)第4章数字频率计各模块功能介绍 (4)4.1 频率控制模块的VHDL语言源程序 (4)4.1.1 频率控制模块的程序 (4)4.2 十进制加法计数器CNT10的VHDL语言源程序 (5)4.2.1 十进制计数器的程序 (5)4.2.2 十进制计数器的顶层设计 (6)4.3系统模块的VHDL语言源程序 (7)4.3.1系统模块的设计 (7)4.3.2 系统模块的程序 (7)4.4 锁存器LOCK的VHDL语言源程序 (10)4.4.1 锁存器LOCK的程序 (10)4.5 译码模块DECODER的VHDL语言源程序 (11)4.5.1 译码模块DECODER的程序 (11)4.6四选一选择器MUX41的VHDL语言源程序 (12)4.6.1 MUX41程序 (12)4.7 四进制计数器CNT4的VHDL语言源程序 (13)4.7.1 四进制计数器CNT4的程序 (13)4.8 250分频器的VHDL语言源程序 (14)4.8.1 250分频器的程序 (14)第5章数字频率计仿真图 (15)5.1 频率控制模块仿真波形图 (15)5.2 十进制计数器模块仿真波形图 (15)5.3 锁存模块仿真波形图 (15)5.4 译码模块波形仿真图 (16)5.5 四选一选择器MUX41的仿真图 (16)5.6 四进制计数器CNT4的仿真图 (16)5.7 250分频器的仿真图 (17)第6章频率计顶层原理图的输入 (18)第7章下载测试 (19)第8章结束语 (20)参考文献答谢辞数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。

vhdl数字电子钟的设计与实现

基于VHDL数字电子钟的设计与实现摘要：本课程设计完成了数字电子钟的设计，数字电子钟是一种用数字显示秒、分、时的计时装置，由于数字集成电路技术的发展和采用了先进的石英技术，它使数字钟具有走时准确、性能稳定、携带方便等优点。

数字钟已成为人们日常生活中必不可少的必需品，广泛用于个人家庭以及办公室等公共场所，给人们的生活带来极大的方便。

在这里我们将已学过的比较零散的数字电路的知识有机的、系统的联系起来用于实际，来培养我们的综合分析和设计电路的能力。

关键词：电子钟；门电路及单次按键；琴键开关目录第一章引言----------------------------------------------------------------11.1 课题的背景、目的------------------------------------------11.2 课程设计的内容------------------------------------------1 第二章EDA与VHDL简介--------------------------------------------------22.1 EDA的介绍---------------------------------------------22.2 VHDL的介绍--------------------------------------------32.2.1 VHDL的用途与优点-----------------------------------------------------------------32.2.2 VHDL的主要特点----------------------------------------------------------------------2.2.3 用VHDL语言开发的流程------------------------------------------------------------ 第三章数字电子钟的设计方案------------------------------------------63.1秒脉冲发生器--------------------------------------------73.2可调时钟模块--------------------------------------------83.3校正电路------------------------------------------------83.4闹铃功能------------------------------------------------103.5日历系统------------------------------------------------11 第四章结束语---------------------------------------------------------------134.1致谢----------------------------------------------------144.2参考文献------------------------------------------------151引言随着科学技术的不断发展，人们对时间计量的精度要求越来越高。

关于VHDL中的时钟是不是可综合的问题

关于VHDL中的时钟是不是可综合的问题1。

VHDL综合器中把通过边沿触发其他信号的东西统统定义为时钟信号。

比如说，一个信号B的变化需要A的下降沿来触发，那么在相应的进程中就把A看作是时钟信号，即使A可能只变化了这一次。

2。

明确了1，就来看2。

任意一个信号或者变量只能有一个时钟驱动。

多时钟驱动的信号或变量会在综合时报错。

比如说，如下语句在一个进程中：if (clk'event and clk = '1') thenB <= '1';end if;if (A'event and A = '0') thenB < = '0';end if;这里面的B就叫做被时钟clk和时钟A同时驱动了，虽然我们平时不习惯把A 也叫做时钟，但是它在综合时似确实被这样认为的。

因此，这就要求我们在写程序之前，要把所有的信号都拼尽全力的用不多于一个时钟来驱动，当然不用时钟也是可以的。

同时也引申出一点，就是一个进程的敏感表表示的是进程间的驱动关系，这个需要极其认真地考虑，要弄清楚进程间究竟是用什么通信的，尤其牵扯到时钟的时候，到搞懂究竟是哪个时钟触发了信号。

切不可随意添加信号，在仿真时可能问题不大，但是综合的时候可能会有大问题。

这个从物理上也好理解，一个又边沿触发的信号物理上就是用一个D触发器实现的，无论这个触发信号是变化很长时间还是只变化一次，只要是牵扯到检测边沿，就需要一个D触发器。

而一个信号只能对应一个D触发器，一个D触发器只能由一个时钟驱动，所以以上语句是无法综合的。

也就是说，两个时钟同时触发的D触发器现阶段无法实现。

为什么无法实现呢？留个问题。

3。

使用异步电路只有如下一种书写方式可以综合：process(clk,reset)beginif (reset = '1') thenB <= '1';elsif (clk'event and clk = '0') thenB < = '0';end if;end process;下面的语句会在综合中报错：process(clk,reset)beginif (reset = '1') thenB <= '1';end if;if (clk'event and clk = '0') thenB < = '0';end if;end process;报的错误是同步时钟前面存在异步信号。

VHDL数字钟

课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：学号：姓名:指导老师：设计时间：摘要本设计是基于VHDL语言的数字钟，硬件平台是Xilinx的Virtex2系列FPGA 开发板。

该数字钟具备预置年月日时分秒的功能，通过按键还可以改变数字钟显示的内容和进入不同的设置状态，并通过加减按键调整系统时间。

在整个VHDl数字电路系统中，采用层次化设计方法，自顶向下进行设计。

设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。

工程中底层实体实现了年月日、时分秒的双向计数器功能，另外还单独设计了系统的时钟模块，用来生成周期为125Hz的按键扫描时钟和周期为1Hz单位脉冲时钟。

为了消除按键的抖动，为此设计了按键消抖模块，采用了状态机来对按键进行消抖。

为了实现根据年份和月份对当前月的天数的判断逻辑，采用了函数对该逻辑进行分析，给出正确的判断结果。

为了提高利用率，在工程中建立了一个包集文件，对底层实体进行了统一封装，方便顶层的调用。

底层的所有实体系统的顶层主要完成了底层的元件例化，主控状态机对系统的状态转换进行控制，按键响应和时钟重新分配电路则完成了整个系统的控制逻辑。

关键词：层次化设计，元件例化，函数，状态机目录摘要 (2)一、课程设计目的 (4)二、课程设计内容及其要求 (4)三、VHDL程序设计 (5)1．设计方案论证 (5)2．设计思路与方法 (6)3．VHDL源代码及其仿真结果 (7)1、六进制可逆计数器 (7)2、十进制可逆计数器， (9)3、十二进制可逆计数器， (11)4、二十四进制可逆计数器 (13)5、天数计数器 (16)6、判断闰年和月份 (18)7、时钟分频模块 (22)8、按键消抖模块 (24)9、程序包 (27)10、顶层实体（主控状态机） (29)四、编程下载 (38)五、课程设计总结 (38)六、参考文献 (38)一、课程设计目的诞生于1983年的VHDL语言，在1987年被美国国防部和IEEE指定为标准硬件描述语言。

数字秒表实验报告

EDA课程设计题目：基于VHDL的数字秒表设计学生姓名学号学院电子信息学院专业 10通信工程指导教师二零一二年十二月基于VHDL的数字秒表设计摘要当前电子系统的设计正朝着速度快，容量大，体积小，质量轻，省电的方向发展。

推动该潮流迅速发展的决定性因素就是使用了现代化的EDA设计工具。

此次课程设计先确定了系统的逻辑功能，选择电路结构，然后确定并设计电路所需的数据处理以及控制模块，在Quartus II上以超高速硬件描述语言VHDL为系统逻辑描述方法完成了数字秒表所需的分频模块，十进制计数控制模块，六进制计数控制模块与顶层设计和引脚分配，对其进行编译仿真，并下载到实验板上实际验证，通过本设计锻炼了计算机应用能力、VHDL语言的编程能力和Quartus II 的使用能力，此次设计圆满完成了用VHDL语言设计1/1000秒数字秒表并仿真和实际下载到ALTERA公司的ACEX1K系列的EP1K30TC144-3中实现。

关键词：EDA、Quartus II、VHDL、模块、仿真、ACEX1KAbstractThe electronic system design is moving speed, large capacity, small volume, light weight, energy saving direction. The trend of rapid development of determinant is the use of modern EDA design tools. This course is designed to determine the logic function of the system, establish the algorithm process, selection of circuit structure and circuit design, and then determine the desired data processing and control module, in the Quartus II to very high speed hardware description language VHDL as the system logical description method for completing the digital stopwatch desired frequency module, decimal counting control module, base six counting control module with top design and pin assignment, the compiled simulation, and downloaded to the experiments on actual test and verify, through the design of exercise ability of computer application and VHDL programming language and Quartus II using capability, the design was completed by VHDL language design 1\/1000 seconds stopwatch and simulation and the actual download to ALTERA company's ACEX1K series EP1K30TC144-3 implementation.Key Words：EDA、Quartus II、VHDL、Module、Simulation、ACEX1K目录摘要----------------------------------------------------------------2 Abstract------------------------------------------------------------2一、设计要求--------------------------------------------------------4二、设计思想与方案论证----------------------------------------------42.1 设计思想----------------------------------------------------42.2 方案论证----------------------------------------------------4三、系统设计--------------------------------------------------------53.1 顶层电路设计------------------------------------------------53.2时钟分频电路模块---------------------------------------------63.3十进制计数控制模块-------------------------------------------73.4六进制计数控制模块-------------------------------------------7四、系统仿真--------------------------------------------------------84.1 模块仿真----------------------------------------------------84.1.1 时钟分频电路模块仿真 ----------------------------------84.1.2 十进制计数控制模块仿真---------------------------------94.1.3 六进制计数控制模块仿真---------------------------------94.2 总体仿真---------------------------------------------------10五、下载实现--------------------------------------------------------105.1 引脚分配---------------------------------------------------115.2 下载验证---------------------------------------------------11六、问题与不足-----------------------------------------------------13七、心得体会-------------------------------------------------------13参考文献-----------------------------------------------------------14附录---------------------------------------------------------------14附录1 ：本设计各模块代码-------------------------------------------14一、设计要求设计用于体育比赛用的数字秒表，要求1、计时精度大于1/1000秒，计时器能显示1/1000秒的时间，提供给计时器内部定时的时钟频率为12MHz；计时器的最长计时时间为1小时，为此需要一个7位的显示器,显示的最长时间为59分59.999秒2、设计有复位和起/停开关(1) 复位开关用来使计时器清零，并做好计时准备。

基于VHDL语言的数字钟设计

２系统设计
基于ＶＨＤＬ语言，用ＴｐＤｗｎ的思想进行设计。。ｏ—ｏ］在各个模块都编译通过的基础上在顶层用原理图的方法实现。具体实现步骤如下：１）确定总体结构这是在进行系统具体编程设计之前就应该做的工作。有了这一步，就对数字钟的模块有了了解。
技术和ＶＨＤＬ语言。
［关键词］ＥＡ技术；ＶＨＤＤＬ语言；数字钟
［中图分类号］ＴＰ１３２
［文献标识码］Ａ
［文章编号］１７６３—１０２０）０一Ｎ２５ｏ４９（０８１５一３
随着人类的不断进步，现代电子设计技术已进入一个全新的阶段，传统的电子设计方法、工具和器件在更大的程度上被ＥＡ所取代。在ＥＤＤＡ技术Ⅲ 中，最令人关注的的是逻辑设计仿真测试技术。该
分、小时信号，通过时钟扫描逐个在数码管上显示。校时功能主要是在计数器的设计上实现，通过设计
正常计时和校时２个选通端完成正常计时和校时的切换。３系统核心模块功能分析及实现） ①时间计数模块。时间计数模块由一系列的计数器进行级联实现，包括六进制、十进制、二十四进制计数器。秒和分钟的计数器的各位为十进制计数器。小时位的二
基于ＶＨＤＬ语言的数字钟设计
陈茂源（地质大学（中国武汉）信息工程学院，湖北武汉４０７）３０４

基于VHDL语言的数码管闪烁控制的实现

在上位机调试时，最重要的是顺序的处理数据，因为
不同的数据在转化时会乘以不同的权，所以如果数据顺
序不正确，将得不到预期的效果。当输入一个方波时，现
象如图７示。所
［刘皖，４］何道君’ 谭明．ＧＦＡ设计与应用［］ＰＭ．北京：清华大学
出版社，０，．２６６００
［赵宇玲．于ＦＧ５］基ＰＡ的信号采集与处理系统设计与实
现［】Ｄ．南京：京理工大学，０，： — ３南２８２２．０６２
１４
＿
ｗｅ ” １” ＞ａｕ＝ｈｍ（；ｈｎ０＝ｄｏｔｓｕｇ）１＜３
ｗｅ ”０ ” ＞ａｕ＜ｓｕｇ）ｈｎ１０＝ｄｏｔ＝ｈｍ（；４ｗｅ ”０ ” ＞ａｕ＝ｈｍ（；ｈｎ１１＝ｄｏｔｓｕｇ）＜５ｗｅ ” ” ＞ａｕ＝ｈｍ（；ｈｎ１０＝ｄｏｔｓｕｇ）１＜６
基于ＶＤ语言的数码管闪烁控制的实现ＨＬ
电子质量（１第０期）２２７０
为数码管闪烁的基准时钟，用于控制数字闪烁的快慢，从
而达到调速的目的。
Ｓ４：
ＷＨＥＮ３＞ＦＳ＝ＬＯＷＥＲ２＝３ＣＵＲＲＥＮＴＳ＜ＦＦ；ＴＡＴ：Ｅ＜
的显示。
ＥＮＤＣＡＳＥ；ＥＮＤＩＦ；
２各模块设计
２１分频模块。该模块主要用ＶＤＨＬ语言实现四分频和八分频。设
计时主要用到计数器。主要代码如下：
ＩＩＩＧＥＣＫＩ）ＨＥＮＦＲＳＮＧＥＤｆＬＮＴ

基于VHDL语言的数字时钟设计

描述如下：
ｌｒｒｅ：２ｉａｙｉｅ一４进制计数器ＶＨＤ语言描述ｂｅＬ
ｕｅｉｅ．ｄｌｇｃ６．ｌ；ｓｅｅｓｔｏｉｊ１４ａｌ
＿
程序的仿真波形如图２所示，ｎ为使能端，ｏ为计满标ｅｃ
１．系统的工作流程描述３
１数字时钟的设计方案及框图
１设计方案．１
系统要完成的主要功能有：１数字时钟按２）４ｈ制设计，６只数码管显示小时、由分
钟、；秒
如图１时钟系统具有一个使能端ｅ、个异步清零端。ｎ一
管的片选信号，时作为选择显示数据模块的地址产生器。同
１２系统的模块框图．如图１示。用自顶向下的设计方法圈通过对功能框所采，图的分析，系统分模块来进行设计，后再通过例化语句完将然成各模块间的衔接，终实现了顶层描述，最完成系统预定功能。
时功能［并且具有异步清零端ｃｒ低电平有效）使能端ｅ５１，ｌ（、ｎ
（电平有效）当数字钟处于正常计时状态时，成小时计高；完
时，且受分计时模块（０进制）位输出信号的控制。程序并６进
示译码器．即在一个时间单元内只显示一路信号的值； ⑤动

基于VHDL的多功能数字闹钟设计

２ＳｈｏｏｌｃｃｌｎｉｅｒｇＳｕｈｅｔｉｔｎｉｅｓｙＣｅｇｕ６３，ｈｎ）．ｃｏｌｆｅｔａＥｇｎｅｎ，ｏｔｗｓＪａｏｇＵｎｖｒｉ，ｈｎｄ０ＣｉａＥｒｉｉｏｔ１１０
得采用了“ 自顶向下” 设计思想的ＥＡ解决方案得到了广泛的应用，Ｄ从而极大地提高了设计效率，缩短了
产品的研制周期．再加上其采用硬件描述语言作为输入、库的引入、设计文档管理、强大的电路仿真功能和知识产权的保护等优点【，其在现在大规模电子设计中得到了广泛的应用．Ｊ使Ｊ
ＡｂｔａｔＴｒｅｆａｉｌｒｐｓｌａｅｇｖｎａｍｉｇａｈｅｉｎｏｌｆｎｔｎｌｉｉｌｃｏｋａｄｔｅｓｒｎｎａｓｒｃ：ｈｅｅｓｂｅｐｏｏａｓｒｉｅｉｎｔｔｅｄｓｇｆｍｕｔｕｃｉａｇｔｌｃｎｈｔｏｇａｄｗｅｋｉｏｄａ
ｐｏｒｍｍａｌｅｉｅＦＧＡｎａｄｒｅｃｉｔｎｌｎｕｇｒｇａｂｅｄｖｃＰａｄｈｒｗａｅｄｓｒｉａｇａｅＶＨＤＬｉｃｏｄｎｅｗｉｈｔｏｆｔｐｄｗｎｄｓｇ，ａｄｐｏｎａｃｒａｃｔｔｅｍｅｈｄｏ — ｏｅｉｎｎｈｏｅｃｄｌｒｉｌｔｄｗｉｏｔｒ．ａｈｍｏｕｅａｅｓｍｕａｅｔｓｆｗａｅｈ

大学毕业设计fpga论文题目

共命中 18 篇第一页上一页下一页最末页窗体顶端/1窗体底端窗体顶端序号论文名称1基于VHDL语言的数字钟系统设计2基于FPGA的交通灯控制3采用可编程器件（FPGA/CPLD）设计数字钟4数字锁相环法位同步信号5基于FPGA的码速调整电路的建模与设计6误码检测仪ASIC芯片的建模与设计7基于VHDL或Verilog的USB接口模块的建模与设计8基于Verilog的MCU嵌入式内核的建模与设计9用VHDL实现抢答器设计10基于PC机串口FPGA配置11基于FPGA的DDS波形发生器12基于FPGA的数字频率计13FPGA实现的准同步复接器14FFSK调制、解调器的VHDL建模与设计15基于FPGA误码检测电路的设计16基于FGPA的数字滤波器的实现17基于FPGA的2DPSK调制与解调18采用可编程逻辑器件（FPGA/CPLD）设计模拟信号检测电窗体底端FpgaCpld窗体顶端序号论文名称成绩1基于VHDL语言的数字钟系统设计良2基于FPGA的交通灯控制良3采用可编程器件（FPGA/CPLD)设计交通灯控制电路良4基于VHDL建模实现FSK的调制与解调中5数字锁相环法位同步信号良6用VHDL实现抢答器设计良7基于单片机和CPLD接收GPS信号的显示系统中8基于单片机和CPLD实现的GPS信号显示器优9采用可编程逻辑器件（FPGA/CPLD）设计模拟信号检测电中窗体底端vhdl窗体顶端基于VJDL语言在FIR滤波器设计中的应用及格2基于VHDL语言的数字钟系统设计良3采用可编程器件（FPGA/CPLD)设计交通灯控制电路良4采用可编程器件（FPGA/CPLD）设计数字钟良5基于VHDL建模实现FSK的调制与解调中6数字锁相环法位同步信号良7基于FPGA的码速调整电路的建模与设计良8基于VHDL或Verilog的USB接口模块的建模与设计良9用VHDL实现抢答器设计良10基于FPGA的数字频率计中11FPGA实现的准同步复接器优12FFSK调制、解调器的VHDL建模与设计优13基于FPGA误码检测电路的设计良14基于FPGA实现的纠错编码优15基于FGPA的数字滤波器的实现中窗体底端窗体底端我个人对生活一无所求,吃住都十分简单,上天给我的恩赐,我并没多要财产的奢求.假如此生能做多点对人类、民族、国家长治久安有益的事,我是乐此不疲的.。

基于VHDL的数字电子钟系统设计

集成电路软件设计基于VHDL的数字电子钟系统设计学院信息工程学院班级电科1112姓名闭应明学号 2011850057 成绩指导老师卫雅芬2013 年 12 月 10 日目录一、摘要 (1)二、关键词 ............................................. 错误!未定义书签。

三、引言................................................ 错误!未定义书签。

四、设计要求........................................... 错误!未定义书签。

五、技术指标 (1)六、设计思想 (1)七、设计原理 (2)八、设计方案 (2)九、设计各个模块的功能 (3)十、各个模块的波形仿真结果 (1)十一、各个电路模块的DV综合的网标和电路模型 (12)十二、设计结果分析 (19)十三、论文结论 (20)十四、参考文献 (20)十五、附录 (21)十六、致谢 (50)一、摘要：本设计采用层次化设计方法，自顶向下进行设计。

设计中根据系统的功能要求合理划分出层次，进行分级设计和仿真验证，将较为复杂的数字系统逻辑简化为基本的模型从而降低实现的难度。

突出了其作为硬件描述语言的良好的可读性、可移植性和易理解等优点，并通过ModelSim SE 6.1完成综合、仿真。

二、关键词：Modelsim VHDL 硬件描述语言设计数字钟三、引言：硬件描述语言HDL(Hardware Description Language)是一种用形式化方法来描述数字电路和系统的语言。

目前．电子系统向集成化、大规模和高速度等方向发展，以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展，VHDL在这种形势下显示出了巨大的优势，展望将来VHDL在硬件设计领域的地位将与c语言和c++在软件设计领域的地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。

基于VHDL的数字时钟的设计

程序，并逐一调试验证程序的运行状况。仿真和验证的结果表明，设计方法切实可行，数该该
字时钟具有一定的实际应用性。
关键词：字时钟；数ＶＨＤＱｕｒｕ１Ｌ；ａｔｓＩ
中图分类号：ＴＮ７２０
文献标识码：Ａ
ｈｖｎｒｄｃｄｄａａｄｒｆｓａｓｉｏｍｕｔｆｎｔｎｄｇｔｌｌｃｄｓｇａｅｏＶＨＤＬａｅｉｔｏｕｅｉｅｓｎｃａｔｍｎｈｐｆｌｉｕｃｉｉｉｃｏｋｅｉｎｂｓｄｎ — ｏａ
制及计算机应用领域的重要性日益突出。ＥＤＡ技术就是依赖功能强大的计算机，ＥＡ工在Ｄ具软件平台上，以硬件描述语言ＶＨＤＬ为系统逻辑描述手段完成的设计文件，对自动地完成逻辑优化和仿真测试，至实现既定的电子线路系统功能。本文介绍了基于ＶＨＤ直Ｌ硬件描述语言设计的多功能数字时钟的思路和技巧。在ＱｕｒｕａｔｓＩ开发环境中编译和仿真了所设计的１
文章编号：０６０９２０）２０１—５１０—０Ｘ（０８０—０００
ＤｅｉｎｏｇｔｌｃｏｋｂａｅｎＶＨＤＬｓｇｆｄｉｉａｌｃｓｄｏ
ＺａｇＺｉａｇ，ｕＧｅ，ＴｉｎＰｎｈｎ — ｎＬｇａｅｇ
维普资讯
第２期
２００８年６月
气象水文海洋仪器

基于VHDL的数字时钟设计

1.引言在传统的硬件电路设计中,主要的设计文件是电路原理图,而采用硬件描述语言(HDL)设计系统硬件电路时主要使用HDL编写源程序。

所谓硬件描述语言,就是该语言可以描述硬件电路的功能、信号连接关系及定时关系。

许多公司开发了自己专有的HDL,但一直没有一种标准的HDL,直到1987年底,IE EE确认美国国防部开发的VHDL 为标准的硬件描述语言(IEEE-1076)。

此后,各EDA公司研制的硬件电路设计工具逐渐向VHDL靠拢,VHDL在电子设计领域得到广泛的接受,1993年,IEEE对VHDL进行了修订,公布了新版本的VHDL(即IEEE-1076-1993)。

现在,VHDL和Verilo g作为IEEE的工业标准硬件描述语言,在电子工程领域,设计人员都极其重视对其的学习研究, VHDL成为事实上的通用硬件描述语言。

2.VHDL的优点及设计流程VHDL支持硬件的设计、验证、综合和测试,以及硬件设计数据的交换、维护、修改和硬件的实现,具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。

VHDL程序结构特点是将一个电路模块或一个系统分成端口和内部功能算法实现两部分。

对于一个电路模块或者数字系统而言,定义了外部端口后,一旦内部功能算法完成后,其他系统可以直接依据外部端口调用该电路模块或数字系统,而不必知道其内部结构和算法。

VHDL的特点使得电子系统新的设计方法一一“自顶向下”设计方法更加容易实现。

可以先对整个系统进行方案设计,按功能划分成若干单元模块,然后对每个单元模块进一步细分编程,直到简单实现的单元电路。

本设计在MAX+plusII环境中进行,M AX+plusII是美国ALT ERA 公司提供的FPGA/CPL D开发集成环境。

M AX+plusII界面友好,使用便捷被誉为业界最容易的EDA软件。

下面详细论述使用M AX+plusII设计简易电子表的全过程。

3.VHDL设计举例:简易电子表3.1设计思想简易电子表是由各种功能管脚和计数器模块共同构成的,而其中的计数器模块是由两个60进制计数器和一个24进制计数器三个子模块组成的。

VHDL语言实验指导书

其中普通编码器对于某一给定时刻只能对一个输入信号进行编码而优先编码器的输入端允许同一时刻出现两个或两个以上的信号编码器根据事先规定的优先级对其中优先级最高的输入信号进行编码
浙江工商大学计算机与信息工程学院开放实验项目实验指导书
基于 VHDL 的数字逻辑电路设计
指导教师：
傅均
开放地点：信息楼 119 室
图 1. HST 实验板及包含硬件资源
《基于 VHDL 的数字逻辑电路设计》实验指导书傅均 V3.0
第2页
图 2. EPM240T100C5 芯片引脚和对应板上资源连接
注意 1: CPLD 的第 9、13、31、45、59、63、80、94 引脚已经接 Vcc 3V；CPLD 的第 10、11、32、46、60、65、79、93 引脚已经接 GND 0V。CPLD 的第 22、 23、24、25 引脚已经用于 JTAG 下载器连接。第 64 引脚已经设置为时钟输入 GCLK3（11MHz）。
开放时间：第 11-15 周三 10-12 节
电子邮箱： junfu@mail.
2012 年 4 月-6 月版本 V3.0
目录
1、实验说明和注意事项………………………………………………...(1) 2、实验设备与资源介绍………………………………………………...(1) 3、实验内容与要求…………………………………………………...…(4)
实验一常用组合逻辑电路设计
一、实验目的
1 ．初步掌握 VHDL 语言的基本单元及其构成。 2 ．了解 VHDL 中的顺序语句和并行语句，掌握 process 语句、信号赋值语句等。 3 ．学习 Quartus II 9.1 软件的基本操作，掌握文本输入法设计数字电路的过程。 4 ．学会编写 3-8 译码器、数值比较器等简单的常用组合逻辑电路。

基于硬件描述语言(VHDL)的数字时钟设计

品设计开发技术的发展．者以微细加工技术为代前
表，而后者的代表就是电子设计自动化（ｌｔｎｃｅｅｒｉｃｏｄｓｎａｔｔ，Ｄ技术．Ｄ以计算机为工作平ｅｉｕｏｉＥＡ）ｇｍａｃＥＡ
计，而两个不同侧面的设计人员各自从事自身的工作，彼此很少涉足对方的工作领域．随着计算机技术的发展和硬件描述语言的出现，种界限被打破，这即软件设计人员也同样可借助ＶＤＨＬ设计出符合不同
（ｃｏｌｆｌｔｎｃＩｆｒａｏｎｏｍｎａｉｓＥｇｎｅｎ，ＳｈｏｏｅｒｉｎｏｍｔｎａｄＣｍｕｉｔｎｎｉｅｒｇＥｃｏｓｉｃｏｉ．叭ｉｎｖｒｔｏＴｃｎｌｇ，ｉｊ０１１ＣｉａｒｉＵｉｓｙｆｅｈｏｏｙＴａｉ３０９，ｈ）ｉｎｅｉｎｎｎ
Ａｂｓｒｃｔａｔ：ＶＨＤＬｃｎｂｅｕｅｏｄｓｒｂａｓｄｔｅｃｅ，ｓｍｕａｅａｄｄｅｉｎｄｉｉａｙｔｍｕｔｍａｉａｌＮｏｄｙｉｉｌｔｎｓｇｇｔｌｓｓｅａｏｔｃｙ．ｌｗａａｓ，ｉｂｃｍｅｅｔｅｏｓａｋｙｔｃｏｏｎｕｔｍａｉｌｃｒｎｉｓｇｅｈｎｌｇｉａｏｔｅｅｔｏｃｄｅｉｎ．Ｔｈｅｅｉｏｆｓｐｒｏｔｎｔｓｄｅｃｐｔｎｌｎｕａ．ＴｈｉｒｉｌｎｔｏｕｅｈｙｃｒｓａｌｔｏｕｅｒｙｉｈｉｓｒｉａｇｇｅｉｉｉｏｓａｔｃｅｉｒｄｃｓｔｅｍｅｈｏｎｈｅｐｒｃｓｓｎｔｄａｄｔｏｅｓｕｉｇＶＨＤＬｔｓｇｉｔｙｔｍｙａｘｍｐｌｆｄｇｔｌｃｅｉｎ．ＴｈｅｒｓｌｇｖｎｉｈｉｏｄｅｉａｄｇｉｓｓｅｂｎｅａｎｌａｅｏｉｉａｃｏｋｄｓｇｌｅｕｔｉｅｎｔｓｐｐｒｓｏｈｔＶＨＤＬｉｎｆｔｅｓｒｎｅｔｔｏｓｉｒａｅｈｗｓｔａｓｏｅｏｈｔｏｇｓｏｌｎｈａｄｗａｅｄｓｒｐｔｏｎｔｉｅｉｌｍｏｈｓｇｅｈｄ．Ｔｈｒｅｃｉｉｎａｄｉｓａｆｘｂｅａｎｇｔｅｄｅｉｍｔｏｌｎｅｍｅｈｏｉｅｎｔｉａｅａｅｃｈｆｉｕｔｆｄｇｔｌｓｓｅｄｓｇｎｄｉｐｏｅｔｅｗｏｋｅｃｅｃ、ｔｄｇｖｎｉｈｓｐｐｒｃｎｒｄｕｅｔｅｄｉｃｌｙｏｉｉｙｔｍｅｉｎａｍｒｖｈｒｆｉｎｙｆａｉ

EDA课程设计——基于VHDL语言的数字时钟设计(可编辑)

EDA课程设计——基于VHDL 语言的数字时钟设计（可编辑）(文档可以直接使用，也可根据实际需要修改使用,可编辑推荐下载）一、设计要求 0二、设计原理及框图 01、设计原理 02、结构框图 0三、设计过程 (1)1、模块化设计 (1)2、顶层文件生成 (2)四、仿真调试过程 (3)1、各模块时序仿真图 (3)2、仿真过程中遇到的问题 (4)五、设计体会及收获 (4)一、设计要求1、稳定的显示时、分、秒。

2、当电路发生走时误差时，要求电路有校时功能。

3、电路有整点报时功能。

报时声响为四低一高，最后一响高音正好为整点。

二、设计原理及框图1、设计原理系统框图由六个模块组成，分别为：秒、分、时计数模块，整点报时模块，LED动态显示扫描模块，调时控制模块组成。

其工作原理是:基准脉冲输入信号同时加到秒、分、时、分隔符的脉冲输入端，采用并行计数的方式，秒的进位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到时的使能端上，完成秒、分、时和分隔符的循环计数。

整点报时是根据分的A、B输出同时为0时，整点报时模块输出高电平控制报时。

LED显示扫描模块根据输入的扫描信号CKDSP轮流选通秒、分、时、分隔符的8位八段数码管，LED显示译码器完成计数器输出的BCD的译码。

2、结构框图三、设计过程1、模块化设计（1）秒计时模块秒计时模块由一个60位计数器为主体构成，其输入输出端口组成为：Clk：计时时钟信号Reset：异步清零信号Setmin：分钟设置信号Enmin：使能输出信号Daout[6:0]：BCD码输出（2）分计时模块分计时模块由一个60位计数器为主体构成，其输入输出端口组成为：Clk、clk1：计时时钟信号Reset：异步清零信号Sethour：小时设置信号Enmin：使能输出信号Daout[6:0]：BCD码输出（3）时计时模块时计时模块由24位计数器为主体构成，其输入输出端口组成为：Clk：计时时钟信号Reset：异步清零信号Daout[6:0]：BCD码输出（4）显示模块系统时间输出由六个七段数码管显示。

基于VHDL语言设计数字频率计

基于VHDL 语言设计数字频率计1 引言VHDL （Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路硬件描述语言）诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE （The Institute of Electrical and Electronics Engineers ）的一种工业标准硬件描述语言。

相比传统的电路系统的设计方法，VHDL 具有多层次描述系统硬件功能的能力，支持自顶向下（Top to Down ）和基于库（LibraryBased ）的设计的特点，因此设计者可以不必了解硬件结构。

从系统设计入手，在顶层进行系统方框图的划分和结构设计，在方框图一级用VHDL 对电路的行为进行描述，并进行仿真和纠错，然后在系统一级进行验证，最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表，下载到具体的CPLD 器件中去，从而实现可编程的专用集成电路（ASIC ）的设计。

数字频率计是数字电路中的一个典型应用，实际的硬件设计用到的器件较多，连线比较复杂，而且会产生比较大的延时，造成测量误差、可靠性差。

随着复杂可编程逻辑器件（CPLD ）的广泛应用，以EDA 工具作为开发手段，运用VHDL 语言。

将使整个系统大大简化。

提高整体的性能和可靠性。

本文用VHDL 在CPLD 器件上实现一种数字频率计测频系统，能够用十进制数码显示被测信号的频率，不仅能够测量正弦波、方波和三角波等信号的频率，而且还能对其他多种物理量进行测量。

具有体积小、可靠性高、功耗低的特点。

2 数字频率计的基本设计原理数字频率计的原理框图如图1所示。

他主要由5个模块组成，分别是：脉冲发生器电路、测频控制信号发生器电路、计数模块电路、锁存器、译码驱动电路。

当系统正常工作时，脉冲发生器提供的1 Hz 的输入信号，经过测频控制信号发生器进行信号的变换，产生计数信号，被测信号通过信号整形电路产生同频率的矩形波，送入计数模块，计数模块对输入的矩形波进行计数，将计数结果送入锁存器中，保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在七段数码显示管上可以显示的十进制结果。

基于VHDL的占空比50%的7分频电路设计

题目: 基于VHDL的占空比50%的7分频电路设计姓名：学号：班级:指导教师：成绩：摘要：在数字逻辑电路设计中，分频器是一种基本电路，通常用来对某个给定频率的时钟进行分频，得到所需的时钟。

时序电路设计中需要各种各样的分频器来获得不同频率的时钟，其中以整数分频器最为常见。

整数分频可以简单的使用模n计数器实现，即随驱动时钟跳变n 次后就输出一个进位脉冲，然后立即被清零或置位，再开始新一轮的循环的计数。

模n计数器的进位脉冲的宽度一般与驱动时钟相同，这对于边沿驱动的时序逻辑并不会带来什么问题。

但是在某些需要使用电平逻辑的设计中，我们更希望分频时钟拥有50%，或者与驱动时钟相同的占空比。

这时就需要通过另外的逻辑方法来进行分频，或者使用PLL。

在基于CPLD（复杂可编程逻辑器件）/FPGA（现场可编程门阵列）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。

本文利用VHDL（超高速集成电路硬件描述语言），通过Quartus II 7.1 开发平台，设计了一种能够实现占空比50%的7分频电路设计，这种设计方法原理简单，可重用性好，而且只需很少的逻辑宏单元。

关键词：VHDL 占空比分频器1、VHDL语言 (3)1.1 、VHDL语言的介绍 (3)1.2 、VHDL语言的特点 (3)2、分频电路的设计 (3)2.1分频电路的分类： (3)2.2 任意奇数倍（2N+1）分频 (4)2.3 占空比为 50％的分频 (4)3、占空比为50%的7分频电路的设计 (4)3.1、7分频电路的RTL视图，如下： (4)3.2、基于VHDL的占空比为50%的7分频电路的代码程序 (5)3.3、占空比为50%的7分频仿真 (6)4、心得体会 (7)5、参考文献 (8)1、VHDL语言1.1 、VHDL语言的介绍VHDL语言是一种用于电路设计的高级语言。

数字时钟设计

设计报告课程名称在系统编程技术任课教师设计题目数字时钟设计班级姓名学号日期2008年11月30日目录一、题目分析 (2)二、选择方案 (2)三、细化框图 (4)四、编写应用程序并仿真 (4)1、秒计数器 (4)2、分钟计数器 (5)3、小时计数器 (5)4、整点报时 (5)五、全系统联调 (6)六、硬件测试及说明 (6)七、结论 (8)八、课程总结 (9)九、参考文献 (9)十、附录（源程序） (10)一、题目分析1、分析设计要求（数字时钟的功能）1）具有时、分、秒计数显示功能，以24小时循环计时。

2）具有调节小时、分钟及清零的功能。

3）具有整点报时功能。

4）时钟计数显示时有LED 灯的花样显示。

2、总体方框图3、技术指标及功能要求1）时钟计数：完成时、分、秒的正确计时并且显示所计的数字；对秒、分——60进制BCD 码计数，即从0到59循环计数，时钟——24进制BCD 码计数，即从0到23循环计数，并且在数码管上显示数值。

2）时间设置：手动调节分钟、小时，可以对所设计的时钟任意调时间，秒、分计数器都有进位信号，通过调节进位信号实现对数字钟的调分和调时功能，即当setmin 为高电平时，秒钟信号作为进位信号使分计数器计数，其计数加快实现调分功能。

小时的调时原理与其相同。

3）清零功能：reset 为复位键，低电平时实现清零功能，高电平时正常计数。

4）蜂鸣器在整点时有报时信号产生，蜂鸣器报警。

5）LED 灯在时钟显示时有花样显示信号产生。

二、选择方案1、方案选择及设计规划根据总体方框图及各部分分配的功能可知，本系统可以由四个子模块（即秒计数器、分钟计数器、小时计数器、整点报时）和一个顶层文件构成。

采用自顶向下的设计方法，子模块利用VHDL 语言设计，顶层文件用原理图的设计方法。

2、系统顶层图的设计数字时钟小时计数显示功能模块分钟计数显示功能模块秒钟计数显示功能模块整点报时功能模块clk resetdaout[5..0]hour instclk clk1resetsethourenhour daout[6..0]minute inst1clk reset setmin enmin daout[6..0]secondinst2clk dain[6..0]speak lamp[2..0]alert inst3pin_name7OUTPUTpin_name8OUTPUTpin_name9OUTPUTpin_name10OUTPUTpin_name11OUTPUTVCCsethourINPUT VCCsetminINPUT VCC clkINPUT VCC reset INPUT系统顶层设计图如上所示，由图知： 1）对外端口引脚名称:输入：clk ，reset ，setmin ，sethour ；输出：speaker ，hour[5..0]，minute[6..0]，second[6..0]，lamp[3..0]。