微机原理第6章ppt
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《微机原理及接口技术》第六章
2、CPU对中断的响应
关中断：CPU响应中断后，发中断响应（INTA）信号的同时，内部自动实现关中断 保留断点：封锁IP+1，入栈保存CS：IP。 保护现场：由中断服务程序先将有关REG入栈保存。
给出中断入口、转相应的中断服务程序：中断服务程序起始地址，执行中断服务。
恢复现场：将中断服务程序入栈保存的REG内容弹出，恢复现场。 开中断与返回：中断服务的最后一条指令，出栈恢复CS：IP，恢复主程序运行，使IF自动恢
第十章
J X G
微型计算机开发应用
1/27
J X G
微机原理及接口技术 第六章、中断控制系统
本章要点：
J X G
中断的基本概念 中断处理过程 可编程中断控制器8259A的结构、功能 可编程中断控制器8259A的应用
2/27
J X G
微机原理及接口技术 6.1
一、中断的基本概念
中断系统
J X G
微机原理及接口技术
三、外部中断
8086芯片设置有两条中断请求信号输入引脚：NMI和INTR引脚，用于外部中断 源产生的中断请求，可分为以下两种： 1、可屏蔽中断 INTR （18脚） INTR线上的请求信号是电平触发的。当IF=0，CPU中断不响应，这种情况称为 可屏蔽中断。可屏蔽中断通过指令设置IF中断标志位，达到控制的目的。 STI CLI ；IF←1，开中断，CPU才能响应INTR线上的中断请求。 ；IF←0，关中断，CPU不响应INTR线上的中断请求。
对于系统专用中断，系统将自动提供0～4中断类型号，保证系统自动转到处理程序。
J X G
对于可屏蔽中断INTR，外接口电路产生中断类型号。目前8259A产生。
微机原理-第6章(2)
1.计算此 计算此RAM存储区的最高地址为 计算此 存储区的最高地址为 多少？ 多少？ 2.画出此存储器电路与系统总线的 画出此存储器电路与系统总线的 连接图。 连接图。
四.扩展存储器设计
Note:8086 CPU同8088 CPU一样，也有20条地址总线，其寻 8086 CPU同 CPU一样 也有20条地址总线， 一样， 20条地址总线 址能力达1MB。不同之处是8086 数据总线是16位的， 16位的 址能力达1MB。不同之处是8086 CPU 数据总线是16位的， 与8086 CPU对应的1MB存储空间可分为两个512kB(524 288 CPU对应的1MB存储空间可分为两个512kB(524 对应的 存储空间可分为两个512 B)的存储体。其中一个存储体由奇地址的存储单元(高字节) B)的存储体。其中一个存储体由奇地址的存储单元(高字节) 的存储体 奇地址的存储单元 组成，另一个存储体由偶地址的存储单元(低字节)组成。 组成，另一个存储体由偶地址的存储单元(低字节)组成。 偶地址的存储单元 前者称为奇地址的存储体，后者称为偶地址的存储体。 前者称为奇地址的存储体，后者称为偶地址的存储体。
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0
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0
0 1…1
作片外寻址的高位不变地址线全部 参加了译码，这种译码方法称为全 参加了译码，这种译码方法称为全 地址译码方法 方法。 地址译码方法。
片外寻址
四.扩展存储器设计
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9~A0 X 0 0 0 0 0 0 0 0 0 0…0
4KB 00000H 00FFFH
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●
模块1 模块
四.扩展存储器设计
Note:8086 CPU同8088 CPU一样，也有20条地址总线，其寻 8086 CPU同 CPU一样 也有20条地址总线， 一样， 20条地址总线 址能力达1MB。不同之处是8086 数据总线是16位的， 16位的 址能力达1MB。不同之处是8086 CPU 数据总线是16位的， 与8086 CPU对应的1MB存储空间可分为两个512kB(524 288 CPU对应的1MB存储空间可分为两个512kB(524 对应的 存储空间可分为两个512 B)的存储体。其中一个存储体由奇地址的存储单元(高字节) B)的存储体。其中一个存储体由奇地址的存储单元(高字节) 的存储体 奇地址的存储单元 组成，另一个存储体由偶地址的存储单元(低字节)组成。 组成，另一个存储体由偶地址的存储单元(低字节)组成。 偶地址的存储单元 前者称为奇地址的存储体，后者称为偶地址的存储体。 前者称为奇地址的存储体，后者称为偶地址的存储体。
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作片外寻址的高位不变地址线全部 参加了译码，这种译码方法称为全 参加了译码，这种译码方法称为全 地址译码方法 方法。 地址译码方法。
片外寻址
四.扩展存储器设计
A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9~A0 X 0 0 0 0 0 0 0 0 0 0…0
4KB 00000H 00FFFH
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模块1 模块
微机原理第6章PPT课件
6.2 输入/输出方式
从CPU与外设通讯的特点可知，在数据的传送过程中， 关键问题是控制交换过程。 数据传送的控制方式有： 程序控制下的数据传送——通过CPU执行程序中的I/O指令 来完成传送，分为：无条件传送、查询传送 中断控制的传送方式 直接存储器存取（DMA）——传送请求由外设向DMA控制 器（DMAC）提出，后者向CPU申请总线，最后DMAC利 用系统总线来完成外设和存储器间的数据传送 I/O处理机——CPU委托专门的I/O处理机来管理外设，完成 传送和相应的数据处理
针对某种外设设计、与该种外设接口
面向微机系统的专用接口芯片
与CPU和系统配套使用，以增强其总体功能
4. 接口电路的可编程性
许多接口电路具有多种功能和工作方式， 可以通过编程的方法选定其中一种
接口需要进行物理连接，还需要编写接口 软件
接口软件有两类：
初始化程序段——设定芯片工作方式等 数据交换程序段——管理、控制、驱动外设，
字节输入（8位） 字输入（16位） 双字输入（32位）
（PORT）← AL （PORT+1，PORT）← AX （ PORT+3 ， PORT+2 ， PORT+1 ， PORT ） ←EAX AL ←（DX） AX ←（DX+1，DX） EAX ←（DX+3，DX+2，DX+1，DX） （DX）← AL （DX+1，DX）← AX （DX+3，DX+2，DX+1，DX）← EAX
例1 指令 IN AL，20H 若（20H）=29H， 则指令执行后，AL=29H。
例2 指令 OUT DX，EAX 若DX =2000H，EAX =2FAB3147H， 则 指 令 执 行 后 ， 地 址 为 2003H 、 2002H 、 2001H、2000H的端口的内容分别为2FH、 ABH、31H和47H。
微机原理与接口技术_第6章 IO接口
三、I/O端口编址 （续） 2.I/O独立编址(续)
缺点： 专用I/O指令增加指令系统复杂性，且I/O指 令类型少，程序设计灵活性较差； 要求处理器提供MEMR#/MEMW#和IOR#/IOW#两 组控制信号，增加了控制逻辑的复杂性。
三、I/O端口编址 （续）
PC系列微机I/O端口访问 1.I/O端口地址空间
程序控制方式
程序控制方式是指CPU与外设之间的数据传送由程序 控制完成。 程序控制方式又分为无条件传送和条件传送两种 1.无条件传送方式（同步传送） 特点：输入时假设外设已准备好，输出时假设外设 空闲。 要求：输入接口加缓冲器，输出接口加锁存器。 应用：对简单外设的操作。
1. 无条件传送方式（同步传送） 输入接口的设计要求:
寻 址 确定输入端口地址 AB、M/ IO、ALE、DT/R 等待数据输入 等待数据输入 输入缓冲器 读入数据 输入缓冲器 DB CPU
一、 I/O 接口的功能 （续）
3. I/O接口应具有的功能（解决的方案）
1） 设置数据缓冲器以解决两者速度差异所带来的 不协调问题； 输出时： CPU DB 锁存器 输出设备数据线
以上三类信息分别通过各自的寄存器和相应的控制逻辑 来完成信息的传送。通常将这类寄存器和相应的控制逻辑称 为I/O端口。CPU与一个外设之间通常有三个端口。数据端口 (输入/输出)；状态端口；控制端口。
二、I/O接口的一般结构 （续） I/O接口组成：接口由接口硬件和接口软件组成。 1.接口硬件
接口
这类接口面对总线，因此要使用三态输出器件； 对于输入信号有记忆功能的一般使用三态门； 对于输入信号无记忆功能的一般还要增加锁存功能；
1. 无条件传送方式（同步传送）
《微机原理与接口技术》教学课件 第6章
6.2 随机存取存储器
2 动态RAM 2164的工作过程
① 将要读出单元的行地 址送到地址线A0～A7上， RAS 信号有效时，在下 降沿将地址锁存在行地 址锁存器中。
② 将要读出单元的列地 址 送 到 地 址 线 A0 ～ A7 上 ， CAS 信号有效时，在下降 沿将地址锁存在列地址 锁存器中。
目录 CONTENTS
存储器入门 随机存取存储器
只读存储器 高速缓冲存储器
外部存储器
3
引子
计算机之所以能自动、连续地工作，是因为采用了存储程序的原理。计算机中的所有程序和数 据都存放在存储器中，存储器是计算机必不可少的组成部件之一。存储器的性能对整个计算机 系统的性能起着至关重要的作用。本章主要介绍存储器的分类、结构和主要性能指标，并通过 典型的存储器芯片来介绍存储器的工作原理及与CPU的连接方法。
6.1 存储器入门
连续两次读写操作之间所需的最短时间间隔称为存储周期。存储器每秒钟可读写的 数据量称为存储器带宽或数据传输速率，单位为bps（或bit/s）。存取周期和存储器带宽 也常作为存储器的性能指标。
提示
6.2 随机存取存储器
随机存取存储器（Random Access Memory，RAM）也称随机读/写存储器或随机存储器，它既可以直接 从任何一个指定的存储单元中读出数据，也可以将数据写入任何一个指定的存储单元中。
6.1.2 存储器的性能指标
存储器容量：存储器中所包含存储单元的总数，单位是字节（B）。存储 器容量越大，存储的信息越多，计算机的性能也就越强。
01
02
存取时间：存储器完成一次读写操作所需的时间，单位为ns（纳秒，
1 ns＝10-9 sБайду номын сангаас。
第6章(2)微机原理与接口技术
扩展，以构成一
个既满足位数又
满足字数的存储
器。
D7～D 4 WR
I/O 1～I/O 4
WE CS RAM 1 2114 A9～A 0
I/O 1～I/O 4
WE CS RAM 2 2114 A9～A 0
I/O 1～I/O 4
WE CS RAM 3 2114 A9～A 0
I/O 1～I/O 4
WE CS RAM 4 2114 A9～A 0
(4)
WE
第六章 半导体存储器—存储芯片的扩展
字位扩展：
例： 1K4位芯片
...
...
...
4KB
...
...
...
...
...
...
第六章 半导体存储器—存储芯片的扩展
字位同时扩展： 先进行位扩展，
A 11
2-4
译码器
A 10
D3～D 0
即组成一个满足
位数要求的存储
芯片组，再用这
个芯片组进行字 A9～A 0
第六章 半导体存储器
本节主要内容
1 存储芯片的扩展 2 存储器与CPU的连接
第六章 半导体存储器
存储器的扩展主要解决两个问题：
（1）如何用容量较小、字长较短的芯片，组成微机 系统所需的存储器； （2）存储器如何与CPU的连接。
第六章 半导体存储器—存储芯片的扩展
存储芯片的扩展：
字数位数 如1K4位
本节主要内容
1 存储芯片的扩展 2 存储器与CPU的连接
第六章 半导体存储器—存储器与CPU的连接
存储器与CPU的连接：实际上就是与三总线中相关信号的连接。
（1）存储器与控制总线的连接 M/IO(8088为IO/M)、 RD、WR
第六章_基本输入输出接口技术
20
6.3 CPU与外设之间的数据传送方式
[例] 设状态端口地址为086H，数据端口地址为084H，外 设忙碌D7=1，请用查询方式写出CPU从存储器缓冲区 Buffer送出1KB的数据给外设的程序段。 LEA SI , Buffer ；取Buffer的有效地址送SI MOV CX , 1000 ；循环次数 W1: MOV DX, 086H ；状态端口地址送DX W2: IN AL , DX ；从状态端口读入状态信息 AND AL，80H ； BUSY=0? JNZ W2 ； BUSY=1，返回继续查询 MOV AL,[SI] ； BUSY=0，取数据 MOV DX, 084H ；数据端口地址送DX OUT DX,AL ；数据输出到数据端口 INC SI ；SI指向下一个字节数据 LOOP W1 ；CX-1送CX≠0，循环 HLT ；CX=0，传送结束
FFFFF
内存 空间 I/O 空间
10
§6-2 I/O端口的编址与访问
二、 I/O端口地址的译码方法：
I/O端口地址译码的一般原则是：把CPU用于I/O端口寻址 的地址线分为高位地址线和低位地址线两部分：
将低位地址线直接连到I/O接口芯片的相应地址引脚， 实现片内寻址，即选中片内的端口。 将高位地址线与CPU的控制信号组合，经地址译码电 路产生I/O接口芯片的片选信号。 常见的译码器： 2/4线译码器74LS139 3/8线译码器74LS138
返回断点
6.3 CPU与外设之间的数据传送方式
关于中断的几点说明：
采用中断的数据传送方式时，外设处于主动申请地 位，CPU配合进行数据传送；CPU不必反复去查询 外设的状态，而是可以与外设“并行工作”，因此 提高了CPU的工作效率，并且更具有实时性。
第6章微机原理课件
态仍能保持。如要写“0”， I/O线线为“1”，I/O线为“0”，这
使V1导通，V2截止。只要不掉电，这个状态会一直保持，除非 重新写入一个新的数据。对所存的内容读出时，仍需地址译码
器的某一输出线送出高电平到V5、V6管栅极，即此存储单元被
选中，此时V5、V6导通。于是，V1、V2管的状态被分别送至I/O 线、 I/O线，这样就读取了所保存的信息。显然，存储的信息
图6.2 六个MOS管组成的静态RAM存储电路
第6章 主 存 储 器
若V1截止，则A点为高电平，它使V2导通，于是B点 为低电平，这又保证了V1的截止。同样，V1导通而V2截止，
这是另一个稳定状态。因此，可用V1管的两种状态表示
“1”或“0”。由此可知，静态RAM保存信息的特点是和 这个双稳态触发器的稳定状态密切相关的。显然，仅仅能
2013年6月8日星期六
第6章第6页共120页
第6章 主 存 储 器
2) 可编程ROM 可编程ROM简称PROM(Programable ROM)。PROM由 厂家生产出的“空白”存储器，根据用户需要，利用特殊方法 写入程序和数据，即对存储器进行编程。但只能写入一次，写 入后信息是固定的，不能更改。它PROM类似于掩膜ROM， 适合于批量使用。
第6章 主 存 储 器
第6章 主 存 储 器
6.1 概述 6.2 随机存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接 6.5 IBM-PC/XT中的存储器
6.6 扩展存储器及其管理
习题6
第6章第1页共120页
2013年6月8日星期六
第6章 主 存 储 器
6.1 概
6.1.1 存储器的一般概念和分类
2013年6月8日星期六
微机原理 第6章 输入和输出
14
⒈无条件传送的输入方式
数据 三 来自 外设 态 缓冲器 8 数据总线DB 数据总线 地址译码器 地址总线
当执行： 当执行： IN AL , n
IO/M RD 图6-2 无条件传送的输入方式
15
⒉无条件传送的输出方式
74LS273 锁存器 到外设 CLK n IO/M WR 无条件传送的输出方式 8 数据总线DB 数据总线 地址译码器 地址总线
第6章 输入和输出
6.1 概述 6.2 输入和输出的寻址方式 6.3 CPU与I/O之间的接口信号 与 之间的接口信号 6.4 CPU与外设之间数据的传送方式 与外设之间数据的传送方式
1
6.1 概 述
输入和输出设备是计算机系统的重要 输入和输出设备是计算机系统的重要 组成部分。 组成部分。
程序 原始 数据 信息
25
1. 查询输入方式
数据口 • o 输 数据 入 > 装 +5V • oR
D 数据 M / IO
o
o o
CS
RD 地址译码
A7~ A0
数据端口
去DB 状态信息
Q
状态端口 地址 译码
Ready(D4) o 状态口 o CS o o
选通 信号
›
M / IO
RD
图6-5 查询式输入接口电路
26
当输入装置数据准备好① 当输入装置数据准备好①发出一个选通信 一面把数据锁存起来,一面送 号,一面把数据锁存起来 一面送 触发器的 一面把数据锁存起来 一面送D触发器的 CLK端,将D=1打入 端,使Q=1；②CPU读入状 打入Q端 使 端将 打入 ； 读入状 态信息READY(D4) ；③当READY=1,输入数据； 输入数据； 态信息 输入数据 读入数据同时,将状态信号清零 将状态信号清零。 ④读入数据同时 将状态信号清零。 程序段如下： 程序段如下：
《16位微机原理及接口技术》课件第6章
（2）成组传送方式。一个DMA请求可以传送一组信息。在 DMAC 初 始 化 时 ， 由 编 程 决 定 这 一 组 信 息 的 字 节 数 ， 只 要 在 DACK 有 效 之 前 DREQ 保 持 有 效 即 可 。 一 旦 DACK 有 效 ， 不 管 DREQ是否有效，DMAC一直不放弃总线控制权， 直到整个数组 传送完。
器。 PC/XT使用一片8237A， PC/AT使用两片8237A， 在高档微 机中常使用多功能芯片取代8237A，但多功能芯片中的DMA控 制器与8237A的功能基本相同。
1. 8237A的内部结构和引脚功能
8237A 是 具 有 4 个 独 立 DMA 通 道 的 可 编 程 DMA 控 制 器 （DMAC），它使用单一的+5 V电源、单相时钟和40引脚双列 直插式封装。在实际应用中，8237A必须与一片8位锁存器一起 使用，才能形成一个完整的4 通道DMA控制器。8237A经初始化 后， 可以控制每一个通道在存储器和I/O口之间以最高1.6 M波 特的速率传送最多达64 KB的数据块， 而不需要CPU的介入。
Hale Waihona Puke （2）读/写逻辑。当CPU对8237A初始化或对8237A寄存器进 行读操作时，8237A就像I/O端口一样被操作，读/写逻辑接收 IOR或IOW信号。当IOR为低电平时，CPU可以读取8237A内部 寄存器的值；当IOW为低电平时，CPU可以将数据写入8237A的 内部寄存器中。
在DMA传送期间，系统由8237A控制总线。此时，8237A分 两次向地址总线上送出要访问的内存单元20位物理地址中的低 16位，8237A输出必要的读/写信号，这些信号分别为I/O读信号 IOR,I/O 写 信 号 IOW ， 存 储 器 读 信 号 MEMR 和 存 储 器 写 信 号 MEMW。
器。 PC/XT使用一片8237A， PC/AT使用两片8237A， 在高档微 机中常使用多功能芯片取代8237A，但多功能芯片中的DMA控 制器与8237A的功能基本相同。
1. 8237A的内部结构和引脚功能
8237A 是 具 有 4 个 独 立 DMA 通 道 的 可 编 程 DMA 控 制 器 （DMAC），它使用单一的+5 V电源、单相时钟和40引脚双列 直插式封装。在实际应用中，8237A必须与一片8位锁存器一起 使用，才能形成一个完整的4 通道DMA控制器。8237A经初始化 后， 可以控制每一个通道在存储器和I/O口之间以最高1.6 M波 特的速率传送最多达64 KB的数据块， 而不需要CPU的介入。
Hale Waihona Puke （2）读/写逻辑。当CPU对8237A初始化或对8237A寄存器进 行读操作时，8237A就像I/O端口一样被操作，读/写逻辑接收 IOR或IOW信号。当IOR为低电平时，CPU可以读取8237A内部 寄存器的值；当IOW为低电平时，CPU可以将数据写入8237A的 内部寄存器中。
在DMA传送期间，系统由8237A控制总线。此时，8237A分 两次向地址总线上送出要访问的内存单元20位物理地址中的低 16位，8237A输出必要的读/写信号，这些信号分别为I/O读信号 IOR,I/O 写 信 号 IOW ， 存 储 器 读 信 号 MEMR 和 存 储 器 写 信 号 MEMW。
微机原理第6章 8086或8088微机系统的功能组件
6.3 中断控制器Intel 8259A 6.3.1 概述
6.3.2 Intel 8259A的功能
6.3.3 8259A的结构 6.3.4 8259A芯片的工作方式
6.3.5 8259A在IBM PC/XT机的外部中断系统
中的应用
6.4 可编程DMA控制器DMAC 8237A 6.4.1 概述 6.4.2 DMA控制器8237A
CLK0 GATE0 OUT0
数
读写 控制逻辑
据 总 线
计数器 1
CLK1 GATE1 OUT1 CLK2 GATE2 OUT2
计数器 2
6.2 可编程定时/计数器 8253/8254
6.2.3 8253的工作方式
根据对工作方式寄存器中控制字M2、M1和M0的不同 设置，8253可以工作于6种不同的工作方式。表6.2列出了 8253 不同工作模式下效果。
6.2 可编程定时/计数器 8253/8254
表6.2 8253 不同工作模式下效果
工作方式 0 1 2 3 工作效果 OUT的输出
计数器初值装 载特征
重装载
GATE的作用 低或变为低 禁止计数 — ①禁止计数 ②立即使输出为高 ①禁止计数 ②立即使输出为高 禁止计数 — 上升沿 — 高电平 允许计数 — 允许计数 允许计数
6.2 可编程定时/计数器 8253/8254
8253 的内部结构逻辑见图 6.3 。它主要由 4 个基本的
单元组成，它们是：
•数据总线缓冲器单元 •读写控制逻辑单元
•控制字寄存器单元
•3个计数器逻辑单元。
6.2 可编程定时/计数器 8253/8254
D7~D0
数据总线 缓冲器
计数器 0
内 部
《微机原理与接口技术》课件第6章
第6章 主 存 储 器
6.1 概述 6.2 随机存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接 6.5 现代RAM 6.6 存储器的扩展及其控制 习题6
6.1 概 述
6.1.1 存储器的一般概念和分类 按存取速度和用途可把存储器分为两大类，内部存储器和
外部存储器。把具有一定容量，存取速度快的存储器称为内部 存储器，简称内存。内存是计算机的重要组成部分，CPU可对 它进行访问。目前应用在微型计算机的主内存容量已达256 MB～1 GB，高速缓存器(Cache)的存储容量已达128～512 KB。 把存储容量大而速度较慢的存储器称为外部存储器，简称外存。 在微型计算机中常见的外存有软磁盘、硬磁盘、盒式磁带等， 近年来，由于多媒体计算机的发展，普遍采用了光盘存储器。 光盘存储器的外存容量很大，如CD-ROM光盘容量可达650 MB， 硬盘已达几十个GB乃至几百个GB，而且容量还在增加，故也称 外存为海量存储器。不过，要配备专门的设备才能完成对外存 的读写。例如，软盘和硬盘要配有驱动器，磁带要有磁带机。 通常，将外存归入到计算机外部设备一类，它所存放的信息调 入内存后CPU才能使用。
新的数据。对所存的内容读出时，仍需地址译码器的某一输出
线送出高电平到V5、V6管栅极，即此存储单元被选中，此时V5、 V6导通。于是，V1、V2管的状态被分别送至I/O线、 I/O线，这 样就读取了所保存的信息。显然，存储的信息被读出后，存储
的内容并不改变，除非重写一个数据。
由于SRAM存储电路中，MOS管数目多，故集成度较低， 而V1、V2管组成的双稳态触发器必有一个是导通的，功耗也比 DRAM大，这是SRAM的两大缺点。其优点是不需要刷新电路， 从而简化了外部电路。
如Intel 2114芯片容量为1 K×4位/片，Intel 6264为8 K×8位/片。
6.1 概述 6.2 随机存储器(RAM) 6.3 只读存储器(ROM) 6.4 CPU与存储器的连接 6.5 现代RAM 6.6 存储器的扩展及其控制 习题6
6.1 概 述
6.1.1 存储器的一般概念和分类 按存取速度和用途可把存储器分为两大类，内部存储器和
外部存储器。把具有一定容量，存取速度快的存储器称为内部 存储器，简称内存。内存是计算机的重要组成部分，CPU可对 它进行访问。目前应用在微型计算机的主内存容量已达256 MB～1 GB，高速缓存器(Cache)的存储容量已达128～512 KB。 把存储容量大而速度较慢的存储器称为外部存储器，简称外存。 在微型计算机中常见的外存有软磁盘、硬磁盘、盒式磁带等， 近年来，由于多媒体计算机的发展，普遍采用了光盘存储器。 光盘存储器的外存容量很大，如CD-ROM光盘容量可达650 MB， 硬盘已达几十个GB乃至几百个GB，而且容量还在增加，故也称 外存为海量存储器。不过，要配备专门的设备才能完成对外存 的读写。例如，软盘和硬盘要配有驱动器，磁带要有磁带机。 通常，将外存归入到计算机外部设备一类，它所存放的信息调 入内存后CPU才能使用。
新的数据。对所存的内容读出时，仍需地址译码器的某一输出
线送出高电平到V5、V6管栅极，即此存储单元被选中，此时V5、 V6导通。于是，V1、V2管的状态被分别送至I/O线、 I/O线，这 样就读取了所保存的信息。显然，存储的信息被读出后，存储
的内容并不改变，除非重写一个数据。
由于SRAM存储电路中，MOS管数目多，故集成度较低， 而V1、V2管组成的双稳态触发器必有一个是导通的，功耗也比 DRAM大，这是SRAM的两大缺点。其优点是不需要刷新电路， 从而简化了外部电路。
如Intel 2114芯片容量为1 K×4位/片，Intel 6264为8 K×8位/片。
微机原理与接口技术第6章_IO接口和总线
在微型计算机系统中，CPU通过接口和外设交换数据时，只有输 入（IN）和输出（OUT）两种指令，所以只能把状态信息和命 令信息当作数据来传送，并且将状态信息作为输入数据，控制信 息作为输出数据，于是三种信息都可以通过数据总线来传送了。 这三种信息被送入三种不同端口的寄存器，因而能实施不同的功 能。
6.1、 I/O接口
查询式输入代码片段
6.1、 I/O接口
查询式输出
6.1、 I/O接口
查询式输出时，状态寄存器的状态指示输出设备是否空 闲。
外设
数据线
状态线
6.1、 I/O接口
查询式输出工作过程
当输出设备将数据输出后，会发出一个ACK信号，使D触 发器翻转为0。
CPU查询到这个状态信息后，便知道外设空闲，可以执行 输出指令，将新的输出数据发送到数据总线上，同时 把数据口地址发送到地址总线上。
由地址译码器产生的译码信号和WR相“与”后，发出选 通信号，将输出数据送至8位锁存器。同时，将D触发 器置为1，并通知外设进行数据输出操作。
6.1、 I/O接口 查询式输出流程图
6.1、 I/O接口
常用的状态线有empty，busy 功能： 1、输出设备空闲，BUSY无效； 2、CPU写数据端口，输出设备输出数据，
缓冲器74LS244和74LS245 锁存器74LS373
6.1、 I/O接口 二、简单的输入输出接口芯片 1. 缓冲器74LS244和74LS245
连接在总线上的缓冲器都具有三态输出能力。 在CPU或I/O接口电路需要输入输出数据时，在它 的使能控制端EN（或G）作用一个低电平脉冲，使它的 内部的各缓冲单元接通，即处在输出0或1的透明状态。 数据被送上总线。 当使能脉冲撤除后，它处于高阻态。这时，各缓冲单元 像一个断开的开关，等于将它所连接的电路从总线脱开。 74LS244和74LS245就是最常用的数据缓冲。除缓冲作用 外，它们还能提高总线的驱动能力。
6.1、 I/O接口
查询式输入代码片段
6.1、 I/O接口
查询式输出
6.1、 I/O接口
查询式输出时，状态寄存器的状态指示输出设备是否空 闲。
外设
数据线
状态线
6.1、 I/O接口
查询式输出工作过程
当输出设备将数据输出后，会发出一个ACK信号，使D触 发器翻转为0。
CPU查询到这个状态信息后，便知道外设空闲，可以执行 输出指令，将新的输出数据发送到数据总线上，同时 把数据口地址发送到地址总线上。
由地址译码器产生的译码信号和WR相“与”后，发出选 通信号，将输出数据送至8位锁存器。同时，将D触发 器置为1，并通知外设进行数据输出操作。
6.1、 I/O接口 查询式输出流程图
6.1、 I/O接口
常用的状态线有empty，busy 功能： 1、输出设备空闲，BUSY无效； 2、CPU写数据端口，输出设备输出数据，
缓冲器74LS244和74LS245 锁存器74LS373
6.1、 I/O接口 二、简单的输入输出接口芯片 1. 缓冲器74LS244和74LS245
连接在总线上的缓冲器都具有三态输出能力。 在CPU或I/O接口电路需要输入输出数据时，在它 的使能控制端EN（或G）作用一个低电平脉冲，使它的 内部的各缓冲单元接通，即处在输出0或1的透明状态。 数据被送上总线。 当使能脉冲撤除后，它处于高阻态。这时，各缓冲单元 像一个断开的开关，等于将它所连接的电路从总线脱开。 74LS244和74LS245就是最常用的数据缓冲。除缓冲作用 外，它们还能提高总线的驱动能力。
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第6章
各出各芯片的地址分配表 片内寻址 片选信号
芯片
0#
A19 A18 A17 A16 A15 A14
1 0 1 0 0 0
A13~A0
0~0 1~ 1
1#
1
0
1
0
0
1
0~0
1~ 1
2#
1
0
1
0
1
0
0~0 1~ 1
第6章
74LS138的引脚图
G1=1,G2A＝G2B=0 每对应一组输入C、B、 A，输出Y0~Y7中只有 一个为低电平，其它全 为高电平。 C B A=000,Y0=0
存储器的地址分配和片选问题 控制信号的连接
第6章
片外地址译码（片选） 1、线选法 从高位地址线中选择任意1位直接作存储器的片 选信号，无需译码器 2、全译码 高位地址线全部参加译码 3、部分译码 高位地址线部分参加译码 两种译码器（1）集成电路芯片 （2）与非门和或非门
第6章
地址译码方式举例 以用2114芯片（1K×4b）构成一个2KB RAM 系统为例。 （1）全译码方式
计算机系统对存储器的要求是容量要大、
存取速度要快，但容量大、速度快与成 本低是矛盾的，容量大、速度快必然使 成本增加。
第6章
6.1.1存储器的三级结构
C P U
高速缓冲 存储器
主
外 存
存
采用三级结构的存储器系统可以有效地减 少存储器的速度、容量和价格之间的矛盾。
第6章
6.1.2 存储器分类
第6章
wws1996@
第6章
举例1
1、下列SRAM芯片各需多少条地址线进行寻 址？多少条数据I/O线？
（1）512× 4b
（2）16k× 8b
9条地址线，4条数据I/O线 14条地址线，8条数据I/O线
第6章
举例2
2、假定某个DRAM芯片有14位地址引脚和8 位数据引脚，分别计算存储单元的宽度、存储 单元的个数及容量。 存储单元的宽度＝ 8位 存储单元的个数＝ 228＝256M 存储芯片容量＝ 256M*8b=2048Mb=2Gb
共需6片这种RAM芯片，分3个芯片组 该芯片的地址线＝ 12根 数据线＝ 4根
第6章
CS接译码 接译码器的C、 器的Y0 B、A 第一芯片组 A19 A18 A17 A16 A15 A14 A13 A12 A11~A0 0 0 0 0 0 0 0 0 0~0 0 0 0 0 0 0 0 0 1~1 地址范围：00000H~00FFFH CS接译码 器的Y1 第二芯片组 A19 A18 A17 A16 A15 A14 A13 A12 A11~A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0~0 1~1
第6章
第6章
地址线＝17
例3、假定用4片128K×8 SRAM芯片构成起始地 址＝40000H的512K×8存储系统，问这些芯片 如何和8086互连，才能实现上述目标。
将存储系统分为两个存储体，偶存储体与数
据总线D0~D7连接，用A0作为选通信号；奇
存储体与数据线D8~D15连接，用BHE作为选
（2）设CPU现有20根地址线，8根数据线，将 这些芯片与74LS138译码器连接，画出其RAM 扩展连接图。
第6章 （1） RAM1容量= 1FFFH-0000H+1 =2000H=8KB 每片容量＝4K×4b,故应选4片，分2个芯片组 RAM2容量= 6FFFH-6000H+1 =1000H=4KB 每片容量＝4K×4b,故应选2片，分1个芯片组
可以存储的二进制信息总量，以二 进制位（b）为单位。 存储容量＝存储单元数×每存储单元二进制位数
＝ 2m×每存储单元二进制位数
( m ＝ 地址线的数目 ) 速度 成本
第6章 存储器芯片的存储单元个数N与地址线数目m的关系 SRAM: 2m=N
DRAM:（1）通过2m=N求出m （2）存储器芯片的地址线数目为m/2
一、存储体容量及地址问题
8*1位
8*2位
8*4位
8*8位
wws1996@
字线
D7 。。。。。 D0
位线
C B A
74LS 138
000 001 010 011 100 101 110 111
单译码结构存储器
wws1996@
A0 A1 A2
A3
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15
A B C 74LS138的引脚图
C B A=001,Y1=0 . . . C B A=111,Y7=0 译码器实验电路连接图
第6章
第6章
例2、已知某RAM芯片的容量为4K×4b，该芯 片有数据线D3~D0，地址线A11~A0，读写控制 线WE和片选信号线CS。 （1）若用这种RAM芯片构成0000H~1FFFH 与6000H~6FFFH RAM1与RAM2两个寻址空 间的存储区，需要几块这种RAM芯片？共分 几个芯片组？该RAM芯片有几根地址线？几 根数据线？
第6章 用作片选的高位地址全为0，低位地址从0变化到 全1所对应的地址区间，称为基本地址范围。与芯 片的地址数目有关！ （1）存储容量为 ABFFFH-A0000H+1=C000H=48KB 每片容量＝214B＝16KB,故应选3片 （2）每芯片的基本地址范围为 0000H~3FFFH 每芯片的地址范围： 0＃：A0000H~A3FFFH 1＃：A4000H~A7FFFH 2＃：A8000H~ABFFFH
用2114组成1K×8的存储器连线
第6章 2、字扩展法 适用于数据位数满足要求，但存储单元数不 满足要求的情况。
第6章 例：用16K×8位存储器芯片组成 64K×8位存储器系统。
第6章
3、混合扩展法 适用于数据位数和存储单元数均不满足要求 的情况。
第6章
第6章
在连接中要考虑的问题 CPU总线的负载能力 CPU的时序和存储器的存取速度之间的配合问题
2 2 16 条线
n 4
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
wws1996@
单译码时 16 个单元需要
A0 A1
A2
n
A3
4
双译码时 16 个单元需要
2 * 2 2 2 * 2 2 8 条线
地址有重叠区！每组有32KB的地 址重叠区。
第6章
当采用线选法或部分译码产生片选信号时，会 产生重叠区，因为没有参加译码的地址线无论 为什么状态，对产生片选信号无影响。
第6章
用A11作选片芯片地址分配
片选信号 片内寻址 A9~A0
第一组： A15~A12
A11 A10
地址最低
地址最高
0000
0000
0
0
0
0
0000000000
1111111111
地址范围是：0000H~03FFH
第6章
用A11作选片芯片地址分配
片选信号 片内寻址 A9~A0
第二组： A15~A12
A11 A10
地址最低
地址最高
0000
0000
1
1
0
0
0000000000
1111111111
地址范围是：0800H~0BFFH
地址不连续！
第6章
（3）部分译码方式（ 1K×4b构成一 个4KB RAM ） 地址有重叠区！每组有16KB 的地址重叠区。
第6章
应用举例
例1：已知某SRAM芯片的部分引 脚如图所示，要求用该芯片构成 A0000H~ABFFFH寻址空间的内存。 （1）应选几片芯片？ (2) 给出各芯片的地址分配表 （3）画出采用741S138译码器时， 它与存储芯片之间的连接电路图
随机存储器(RAM) 主存储器 只读存储器(ROM)
双极型半导体存储器
MOS存储器（静态、动态） 掩膜型只读存储器MROM 可编程只读存储器PROM
存 储 器
可擦除可编程只读存储器 EPROM，EEPROM 磁盘(软盘、硬盘、盘组)存储器 辅助存储器 磁带存储器 光盘存储器 缓冲存储器
第6章
6.1.3 存储器的主要性能指标 容量 注意：字节单位是B!
1111111111
地址最高 000001
地址范围是：0400H~07FFH
全译码特点:地址唯一,不重叠， 地址连续。
第6章
（2）线选法 若存在一个实际存储单元对应两个或两个以上 的地址，或者说，有多个地址可以访问同一个存 储单元，这种现象就称为重叠区。
去第二组
去第一组 只要A10=0，A11~A15可为任意值都选中第一组 只要A10=1，A11~A15可为任意值都选中第二组
地址范围：01000H~01FFFH
第6章
CS接译码 器的Y6
第三芯片组 A19 A18 A17 A16 A15 A14 A13 A12 A11~A0 0 0 0 0 0 1 1 0 0~0 0 0 0 0 0 1 1 0 1~1 地址范围：06000H~06FFFH （2）RAM扩展连接图
A19、 A18、 A17、 A16和 A15应如何接？
0 0
地址范围是：80000H~BFFFEH
第6章
奇存储体 2＃：A19 A18 1 地址最低 0 1 地址最高 0 A17~A1 0~ 0 1 ~1 A0 1 1
地址范围是：40001H~7FFFFH
3＃：A19 A18 0 地址最低 1 0 地址最高 1
A17~A1 0 ~ 0 1 ~ 1
A0 1 1
第6章
第6章