eda教程时钟分频电路PPT学习教案
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1. 用加法计数器的最高位输 出作为分频电路的输出。
2021/7/4
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8
2. 修改程序，使输出时钟clko在计够10个数后才 有一个正跳变。
2021/7/4
采用非阻塞赋值语句。clkout只在计数值为9时 为"1",其他时候都为"0"；采用非阻塞赋值,clko
ut比count值正好滞后一个时钟周期。
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6
2021/7/4
如何实现非2n分频的整数分频？
可使用reg型变量实现计数器的功能。用parameter常
量设定计数器的宽度，当计数器的值达到此宽度时，
计数器重新回到0状态，否则继续计数 。 reg[3:0] count;
parameter count_width=10;
……
begin
2021/7/4
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2. 修改程序，使输出时钟clkout在计够50000个数 后才有一个正跳变。
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3. 采用ModelSim软件进行功能仿真
提示：在测试文件中时钟激励的周期设为20ns， 仿真结束时间设为3ms 。
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第8页/共14页
9
3. 设计电路使输出时钟信号的前半周为低电平，后半 周为高电平。
2021/7/4
提示：当计数器计到分频系数的一半时，计数器清零; 且clkout翻转（clkout = ~clkout;） 。
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用Verilog HDL语言设计 (20ns-1ms)分频电路
1. 用加法计数器的最高位输出作 为分频电路的输出。
20 s
0
10
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T
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eda教程时钟分频电路
会计学
1
内容概要
❖ 实验目的 ❖ 实验要求 ❖ 实验原理 ❖ 实验内容 ❖ 实验报告
2021/7/4
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2
实验目的
了解时钟分频电路的原理。
掌 握 使 用 always 块 结 构 和 ifelse语句实现时序逻辑电路的 方法。
掌握使用reg型变量实现同步 计数器的方法。
if(counห้องสมุดไป่ตู้ == count_width-1) count = 0;
else
count =
count+1;
end
clkout=count[3];
若电路没有特殊要求，可用加法计数器的最高位输出作为分 频电路的输出；否则根据实际要求对分频电路的输出进行赋 值。
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7
实验内容
用Verilog HDL语言设计 (1ms-10ms)分频电路
2021/7/4
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5
2021/7/4
实验原理
时钟分频电路原理
同步二进制加法计数器(推荐)
用n个T触发器，实现对输入时钟的2n分频。即第一级触发 器的T1=1；第二级触发器在第一级触发器为1时，再来计数脉冲 才翻转，因此T2=Q1；第三级触发器在第一级、第二级触发器都 为1时，再来计数脉冲才翻转，因此T3=Q2·Q1；依此类推，第n 级触发器的Tn=Qn-1 ···Q2·Q1。最高位触发器的输出，即为对 输入时钟的2n分频信号。
13
2021/7/4
实验报告
在第一个分频电路中，三种方法的仿真波形有何 不同？哪种波形更合理？
仿真中是否出现竞争冒险？若有，如何解决？
给出每种方法的时序仿真波形截图，并结合自己 的设计思路加以说明。
同步清零与异步清零的实现方式有何区别？各适 用于什么场合？
思考与练习：利用10MHz的时钟，设计一个单周 期形状如下图所示的周期波形。
（2）假设输入时钟频率50MHz,设计分频电路2，使输出 时钟周期为1ms，并采用异步清零方式。
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4
实验原理
时钟分频电路原理
异步二进制加法计数器
用n个T’触发器，实现对输入时钟的2n分频。将低位触发器 的输出，接到高一位触发器的CP端（下降沿触发时），最高位 触发器的输出，即为对输入时钟的2n分频信号。
掌 握 Verilog HDL 语 言 中 parameter常量第2及页/共1i4f页语句的用法。
2021/7/4
学习和掌握采用ModelSim软 3
实验要求
2021/7/4
设计两个时钟分频电路
输入信号
时钟信号clki 清零脉冲clr（高有效）
输出信号
输出时钟信号clko
（1）假设输入时钟周期为1ms，设计分频电路1，使输出 时钟周期为10ms，并采用同步清零方式。
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2. 修改程序，使输出时钟clko在计够10个数后才 有一个正跳变。
2021/7/4
采用非阻塞赋值语句。clkout只在计数值为9时 为"1",其他时候都为"0"；采用非阻塞赋值,clko
ut比count值正好滞后一个时钟周期。
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如何实现非2n分频的整数分频？
可使用reg型变量实现计数器的功能。用parameter常
量设定计数器的宽度，当计数器的值达到此宽度时，
计数器重新回到0状态，否则继续计数 。 reg[3:0] count;
parameter count_width=10;
……
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2. 修改程序，使输出时钟clkout在计够50000个数 后才有一个正跳变。
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3. 采用ModelSim软件进行功能仿真
提示：在测试文件中时钟激励的周期设为20ns， 仿真结束时间设为3ms 。
第12页/共14页
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3. 设计电路使输出时钟信号的前半周为低电平，后半 周为高电平。
2021/7/4
提示：当计数器计到分频系数的一半时，计数器清零; 且clkout翻转（clkout = ~clkout;） 。
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用Verilog HDL语言设计 (20ns-1ms)分频电路
1. 用加法计数器的最高位输出作 为分频电路的输出。
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会计学
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内容概要
❖ 实验目的 ❖ 实验要求 ❖ 实验原理 ❖ 实验内容 ❖ 实验报告
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实验目的
了解时钟分频电路的原理。
掌 握 使 用 always 块 结 构 和 ifelse语句实现时序逻辑电路的 方法。
掌握使用reg型变量实现同步 计数器的方法。
if(counห้องสมุดไป่ตู้ == count_width-1) count = 0;
else
count =
count+1;
end
clkout=count[3];
若电路没有特殊要求，可用加法计数器的最高位输出作为分 频电路的输出；否则根据实际要求对分频电路的输出进行赋 值。
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实验内容
用Verilog HDL语言设计 (1ms-10ms)分频电路
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实验原理
时钟分频电路原理
同步二进制加法计数器(推荐)
用n个T触发器，实现对输入时钟的2n分频。即第一级触发 器的T1=1；第二级触发器在第一级触发器为1时，再来计数脉冲 才翻转，因此T2=Q1；第三级触发器在第一级、第二级触发器都 为1时，再来计数脉冲才翻转，因此T3=Q2·Q1；依此类推，第n 级触发器的Tn=Qn-1 ···Q2·Q1。最高位触发器的输出，即为对 输入时钟的2n分频信号。
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2021/7/4
实验报告
在第一个分频电路中，三种方法的仿真波形有何 不同？哪种波形更合理？
仿真中是否出现竞争冒险？若有，如何解决？
给出每种方法的时序仿真波形截图，并结合自己 的设计思路加以说明。
同步清零与异步清零的实现方式有何区别？各适 用于什么场合？
思考与练习：利用10MHz的时钟，设计一个单周 期形状如下图所示的周期波形。
（2）假设输入时钟频率50MHz,设计分频电路2，使输出 时钟周期为1ms，并采用异步清零方式。
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实验原理
时钟分频电路原理
异步二进制加法计数器
用n个T’触发器，实现对输入时钟的2n分频。将低位触发器 的输出，接到高一位触发器的CP端（下降沿触发时），最高位 触发器的输出，即为对输入时钟的2n分频信号。
掌 握 Verilog HDL 语 言 中 parameter常量第2及页/共1i4f页语句的用法。
2021/7/4
学习和掌握采用ModelSim软 3
实验要求
2021/7/4
设计两个时钟分频电路
输入信号
时钟信号clki 清零脉冲clr（高有效）
输出信号
输出时钟信号clko
（1）假设输入时钟周期为1ms，设计分频电路1，使输出 时钟周期为10ms，并采用同步清零方式。