第八章可编程逻辑器件
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第八章可编程逻辑器件PPT课件
.
21
A11
A10 R/W
A0
2 4 Y3
译 码 器
Y0
A9
A9 A0 R/W CS
2114 (1)
D3 D2 D1 D0
D3 D2 D1 D0
A9 A0 R/W CS
2114 (2)
D3 D2 D1 D0
A9 A0 R/W CS
2114 (3)
D3 D2 D1 D0
A9 A0 R/W CS
2114 (4)
.
19
RAM容量的扩展
1. 位数的扩展：把各片对应的地址线连接在一 起，数据线并列使用即可。接线如下图：
CS
R/W
A... 0
A9
A9...A0 R/W CS A9...A0 R/W CS
2114 (1)
2114 (2)
D3 D2 D1 D0
D3 D2 D1 D0
D7 D6 D5 D4
D3 D2 D1 D0
.
23
PROM的可编程器件
.
24
PROM的可编程器件
• 简化表示
.
25
ROM应用举例
1、用ROM实现组合逻辑函数
逻辑表达式 1
Y1 A B C Y2 AB AC BC Y3 ABD BCD BCD Y4 AC BC BD ABC
.
15
ROM的简化画法
与门阵列(地址译码器) D3 D 2 D 1 D 0
与
W0
阵
W1
列
W2
固
W3
定
A1 A1 A0 A0
或门阵列(存储矩
阵)
地址译码器产
存储体实现
生了输入变量
可编程逻辑器件与VHDL语言
• EDA工具主要包括模拟（仿真）软件和综合软件。行为描 述文件和输入信号激励作为模拟（仿真）软件的输入，待 模拟（仿真）软件处理后，得到输出信号的波形图。行为 描述文件和约束条件文件作为综合软件的输入，待综合软 件处理后，得到网表和报告文件。
• （一）成为IEEE标准的两种HDL
– 1．VHDL – 2．Verilog-HDL
– 4．支持大规模设计的分解和已有设计的再利用。
– 5．VHDL已成为标准，得到众多EDA公司的支持，可 适用于多种工作平台。而其它输入方式与特定环境有 关，不能重复使用。
• （四）学习VHDL语言应注意的几个问题
– 1．了解VHDL语言模拟器是如何模拟代码的过程有助于弄清一些VHDL 语句的语义，而对语义有一个清楚地理解可使你能够精练准确地进行 VHDL代码编写。目前常用的VHDL模拟软件有Active HDL和Modelsim。
二、8线—3线优先编码器的VHDL描 述
•
LIBRARY IEEE;
•
USE IEEE.Std_logic_1164.ALL;
•
ENTITY priority_encoder IS
•
PORT ( input: IN Std_logic_vector (0 TO 7);
•
output: OUT Std_logic_vector (0 TO 2) -- (2 DOWNTO 0) 也可以。
– 6．将VHDL和CPLD、FPGA的学习结合起来。 – 7．应基本熟悉CPLD、FPGA器件的逻辑资源。
二、基本的VHDL模型
第五节 基本硬件电路模块的VHDL 模型
• 一、二输入与门的VHDL描述 • ENTITY and2_gate IS • PORT ( a, b : IN Bit; y : OUT Bit ); • END and2_gate; • ARCHITECTURE basic OF and2_gate IS • BEGIN • PROCESS(a,b) • BEGIN • y <= a AND b ; • END PROCESS and2_behavior; • END basic;
• （一）成为IEEE标准的两种HDL
– 1．VHDL – 2．Verilog-HDL
– 4．支持大规模设计的分解和已有设计的再利用。
– 5．VHDL已成为标准，得到众多EDA公司的支持，可 适用于多种工作平台。而其它输入方式与特定环境有 关，不能重复使用。
• （四）学习VHDL语言应注意的几个问题
– 1．了解VHDL语言模拟器是如何模拟代码的过程有助于弄清一些VHDL 语句的语义，而对语义有一个清楚地理解可使你能够精练准确地进行 VHDL代码编写。目前常用的VHDL模拟软件有Active HDL和Modelsim。
二、8线—3线优先编码器的VHDL描 述
•
LIBRARY IEEE;
•
USE IEEE.Std_logic_1164.ALL;
•
ENTITY priority_encoder IS
•
PORT ( input: IN Std_logic_vector (0 TO 7);
•
output: OUT Std_logic_vector (0 TO 2) -- (2 DOWNTO 0) 也可以。
– 6．将VHDL和CPLD、FPGA的学习结合起来。 – 7．应基本熟悉CPLD、FPGA器件的逻辑资源。
二、基本的VHDL模型
第五节 基本硬件电路模块的VHDL 模型
• 一、二输入与门的VHDL描述 • ENTITY and2_gate IS • PORT ( a, b : IN Bit; y : OUT Bit ); • END and2_gate; • ARCHITECTURE basic OF and2_gate IS • BEGIN • PROCESS(a,b) • BEGIN • y <= a AND b ; • END PROCESS and2_behavior; • END basic;
课后习题答案第8章_存储器和可编程逻辑器件
第8章半导体存储器和可编程逻辑器件8-1存储器按读写功能以及信息的可保存性分别分为哪几类？并简述各自的特点。
解答：存储器按读写功能可分为只读存储器（ROM）和随机存储器（RAM）。
随机存取存储器在工作过程中，既可从其任意单元读出信息，又可以把外部信息写入任意单元。
因此，它具有读、写方便的优点，但由于具有易失性，所以不利于数据的长期保存。
只读存储器在正常工作时其存储的数据固定不变，只能读出，不能随时写入。
ROM为非易失性器件，当器件断电时，所存储的数据不会丢失。
存储器按信息的可保存性可分为易失性存储器和非易失性存储器。
易失性存储器在系统关闭时会失去存储的信息，它需要持续的电源供应以维持数据。
非易失存储器在系统关闭或无电源供应时仍能保持数据信息。
8-2什么是SRAM？什么是DRAM？它们在工作原理、电路结构和读/写操作上有何特点？解答：SRAM（Static Random Access Memory）为静态随机存储器，其存储单元是在静态触发器的基础上附加控制电路构成的。
DRAM（Dynamic Random Access Memory）为动态随机存储器，常利用MOS管栅极电容的电荷存储效应来组成动态存储器，为了避免存储信息的丢失，必须定时地对电路进行动态刷新。
SRAM的数据由触发器记忆，只要不断电，数据就能保存，但其存储单元所用的管子数目多，因此功耗大，集成度受到限制。
DRAM一般采用MOS管的栅极电容来存储信息，由于电荷保存时间有限，为避免存储数据的丢失，必须由刷新电路定期刷新，但其存储单元所用的管子数目少，因此功耗小，集成度高。
SRAM速度非常快，但其价格较贵；DRAM的速度比SRAM慢，不过它比ROM 快。
8-3若RAM的存储矩阵为256字⨯4位，试问其地址线和数据线各为多少条？解答：存储矩阵为256字⨯4位的RAM地址线为8根，数据线为4根。
8-4某仪器的存储器有16位地址线，8位数据线，试计算其最大存储容量是多少？解答：最大存储容量为216⨯8=524288=512k bit（位）8-5用多少片256⨯4位的RAM可以组成一片2K⨯8位的RAM？试画出其逻辑图。
数字电子技术第8章可编程逻辑器件
(8-12)
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
前面介绍的FPLA的电路结构不含触发器，因此这 种FPLA只能用于设计组合逻辑电路，故称为组合型 FPLA。
为便于设计时序逻辑电路，在有些FPLA芯片内部 增加了若干触发器组成的寄存器。这种内部含有寄 存器的FPLA称为时序逻辑型FPLA，也称做可编程 逻辑时序器PLS（Programmable Logic Sequeneer）。
Q0n+1=Q3 Q2 Q1+Q3 Q2 Q1+Q3 Q2 Q1+ Q3 Q2 Q1
从上式即可写出每个触发器的驱动方程，即D端 的逻辑函数式。同时，考虑到要求具有置零功能， 故应在驱动方程中加入一项R。当置零输入信号 R=1时，在时钟信号到达后所有触发器置1，反相后 的输出得到Y3 Y2 Y1 Y0=0000。于是得到驱动方程为
图8.3.9 产生16种算术、逻辑运算的编程情况
(8-22)
十进 8.3.3PAL的应用举例
制数
二 进制 数
Y0 Y1 Y2
例8.3.1 用PAL器件设计一个数值判别电路.要求判断4位 D C B A 二进制数DCBA的大小属于0~5、6~10、11~15三个区间的 0 0 0 0 0 1 0 0 哪一个之内。 1 0 0 0 1 1 0 0
FPLA由可编程的与逻辑阵列和可编程的或逻 辑阵列以及输出缓冲器组成，如图所示。
(8-8)
PLA结构 逻辑功能可 变化的硬件 结构。
可编程
将FPLA和ROM 比较可发现，它们 的电路结构极为相 似，都是由一个与 逻辑阵列、一个或 逻辑阵列和输出缓 冲器组成。两者所 不同的是，FPLA的 与阵列可编程，而 ROM的与阵列（译 码器）是固定的。
第八章 可编程逻辑器件（PLD）
脉冲与数字电路第八章 存储器与可编程逻辑器件
阵。
为 了存 取方便 ， 给 它们编上号。
32 行 编 号 为 X0 、
X1、…、X31， 32 列 编 号 为 Y0 、
Y1、…、Y31。
这 样每 一个存 储 单 元都有了一个固
定的编号，称为
地址。
2 ．地址译码器 —— 将寄存器 地址所对应的二进制数译 成有效的行选信号和列选 信号，从而选中该存储单 元。
8.2 随机存取存储器（RAM）
一． RAM的基本结构
由存储矩阵、地址译码器、读写控制器、输入/输出控制、 片选控制等几部分组成。
地 址 码 输 入 片选 读 /写 控 制 输 入 /输 出 地 址 译 码 器
存 储矩 阵
读 /写 控 制器
1. 存储矩阵
图 中 ， 1024 个 字 排 列成 32×32 的矩
1．位扩展
三． RAM的容量扩展
用8片1024（1K）×1位RAM构成的1024×8位RAM系统。
I/O 0 I/O 1024×1R AM A0 A1 A0 A1 A9 R /W CS I/O1 I/O 1024×1R AM A0 A1 I/O7
... A
9
R /WC S
... A
...
I/O 1024×1R AM A0 A 1
tW C
ADD CS
写入单元的地址
R/W
t AS
tW P t
WR
I/O
写入数据
t DW t DH
读出操作过程如下： （1）欲写入单元的地址加到存储器的地址输入端； （2）加入有效的选片信号CS； （3）将待写入的数据加到数据输入端。 （3）在 线上加低电平，进入写工作状态； （4）让选片信号CS无效，I/O端呈高阻态。
第8章 可编程逻辑器件
Y0=C⊙D
Y3 ABCD A B C D Y2 AC BD Y1 A B A B Y0 C D CD
用ROM实现：化成最小项之和形式，用地址译码器实现 ABCD的所有最小项（16个），用或门阵列实现最小项 之和（4个）。 用PLD实现：化成最简与或表达式.
用与门阵列实现所有的乘积项（8个），用或门阵列实现乘 积项之和（4个）
D’2 D’1
FF12
11
大家再见
精 希拼 命
却依 奔 村 抖 丧磨坊
精心 希望 依然 飞舞 拼命 抖动 寻找 磨坊 继续 奔跑 大惊失色 千呼万唤 垂头丧气
10 风筝
我们去放风筝。一个人用手托着， 另一个人牵着线，站在远远的地方，说
10 风筝 声“放”，那线一紧一松，风筝就凌空
飞起，渐渐高过树梢了。牵线人飞快地 跑起来。风筝越飞越高，在空中翩翩飞 舞着，我们快活地喊叫着，在田野里拼 命地奔跑。村里人看见了，说：“放得 这么高！”
XOR0时， Yi Si XOR1时， Yi Si
10
FPLA电路常用于实现组合逻辑电路，如前面所举例子，
例1： F1＝ AB ＋ CD＋ AC ＋ ABCD F2＝ A＋ CD ＋ BC
有4个输入端，7个乘积项，2个输出，为4×7×2结构
D C B A
EN
4×7×2
W1 W2 W3 W4 W5 W6 W7
布置作业： 1、抄写文中喜欢的句子。 2、继续了解风筝的资料。
从早晨玩到下午，我们还是歇 不下来，牵着风筝在田野里奔跑。
10 风筝 风筝越飞越高，似乎飞到了云彩上。
兴奋 快乐 喜悦 愉快
乐滋滋 美滋滋 乐呵呵
欣喜若狂
兴高采烈
从早晨玩到下午，我们还是歇 不下来，牵着风筝在田野里奔跑。
Y3 ABCD A B C D Y2 AC BD Y1 A B A B Y0 C D CD
用ROM实现：化成最小项之和形式，用地址译码器实现 ABCD的所有最小项（16个），用或门阵列实现最小项 之和（4个）。 用PLD实现：化成最简与或表达式.
用与门阵列实现所有的乘积项（8个），用或门阵列实现乘 积项之和（4个）
D’2 D’1
FF12
11
大家再见
精 希拼 命
却依 奔 村 抖 丧磨坊
精心 希望 依然 飞舞 拼命 抖动 寻找 磨坊 继续 奔跑 大惊失色 千呼万唤 垂头丧气
10 风筝
我们去放风筝。一个人用手托着， 另一个人牵着线，站在远远的地方，说
10 风筝 声“放”，那线一紧一松，风筝就凌空
飞起，渐渐高过树梢了。牵线人飞快地 跑起来。风筝越飞越高，在空中翩翩飞 舞着，我们快活地喊叫着，在田野里拼 命地奔跑。村里人看见了，说：“放得 这么高！”
XOR0时， Yi Si XOR1时， Yi Si
10
FPLA电路常用于实现组合逻辑电路，如前面所举例子，
例1： F1＝ AB ＋ CD＋ AC ＋ ABCD F2＝ A＋ CD ＋ BC
有4个输入端，7个乘积项，2个输出，为4×7×2结构
D C B A
EN
4×7×2
W1 W2 W3 W4 W5 W6 W7
布置作业： 1、抄写文中喜欢的句子。 2、继续了解风筝的资料。
从早晨玩到下午，我们还是歇 不下来，牵着风筝在田野里奔跑。
10 风筝 风筝越飞越高，似乎飞到了云彩上。
兴奋 快乐 喜悦 愉快
乐滋滋 美滋滋 乐呵呵
欣喜若狂
兴高采烈
从早晨玩到下午，我们还是歇 不下来，牵着风筝在田野里奔跑。
数字电子技术基础第8章可编程逻辑器件
8.3 可编程逻辑器件PAL和 通用逻辑阵列GAL
数字电子技术基础第8章可编程逻辑 器件
PLD是70年代发展起来的新型逻辑器件，是一种通用大规模 集成电路，用于LSI和VLSI设计中，采用软件和硬件相结合的方 法设计所需功能的数字系统。相继出现了ROM、PROM、PLA、 PAL、GAL、EPLD和FPGA等，它们组成基本相似。
数字电子技术基础第8章 可编程逻辑器件
2020/11/21
数字电子技术基础第8章可编程逻辑 器件
传统的逻辑系统，当规模增大时 （SSI MSI)
焊点多，可靠性下降 系统规模增加成本升高 功耗增加 占用空间扩大
连接线与点增多 抗干扰下降
数字电子技术基础第8章可编程逻辑 器件
从逻辑器件的功能和使用方法看，最初的逻辑器件全部采用标准通用 片，后来发展到采用用户片和现场片。
通用片的功能是器件厂制造时定死的，用户只能拿来使用而不能改变 其内部功能。
通用片有门、触发器、多路开关、加法器、寄存器、计数器、译码器 等逻辑器件和随机读写存储器件。
用户片是完全按用户要求设计的VLSI器件。它对用户来讲是优化的， 但是设计周期长，设计费用高，通用性低，销售量少。用户片一般称为专 用集成电路(ASIC)，但是它也向通用方向发展。
PROM----可编程存储器
P
PLA----可编程逻辑阵列
L
PAL----可编程阵列逻辑
D
GAL----通用可编程阵列逻辑
FPGA----现场可编程门阵列
ispLSI----在系统可编程大规模集成电路
数字电子技术基础第8章可编程逻辑 器件
1.与固定、或编程： 与阵列全固定，即全译码；ROM和PROM
数字电子技术基础第8章可编程逻辑 器件
数字电子技术基础第8章可编程逻辑 器件
PLD是70年代发展起来的新型逻辑器件，是一种通用大规模 集成电路，用于LSI和VLSI设计中，采用软件和硬件相结合的方 法设计所需功能的数字系统。相继出现了ROM、PROM、PLA、 PAL、GAL、EPLD和FPGA等，它们组成基本相似。
数字电子技术基础第8章 可编程逻辑器件
2020/11/21
数字电子技术基础第8章可编程逻辑 器件
传统的逻辑系统，当规模增大时 （SSI MSI)
焊点多，可靠性下降 系统规模增加成本升高 功耗增加 占用空间扩大
连接线与点增多 抗干扰下降
数字电子技术基础第8章可编程逻辑 器件
从逻辑器件的功能和使用方法看，最初的逻辑器件全部采用标准通用 片，后来发展到采用用户片和现场片。
通用片的功能是器件厂制造时定死的，用户只能拿来使用而不能改变 其内部功能。
通用片有门、触发器、多路开关、加法器、寄存器、计数器、译码器 等逻辑器件和随机读写存储器件。
用户片是完全按用户要求设计的VLSI器件。它对用户来讲是优化的， 但是设计周期长，设计费用高，通用性低，销售量少。用户片一般称为专 用集成电路(ASIC)，但是它也向通用方向发展。
PROM----可编程存储器
P
PLA----可编程逻辑阵列
L
PAL----可编程阵列逻辑
D
GAL----通用可编程阵列逻辑
FPGA----现场可编程门阵列
ispLSI----在系统可编程大规模集成电路
数字电子技术基础第8章可编程逻辑 器件
1.与固定、或编程： 与阵列全固定，即全译码；ROM和PROM
数字电子技术基础第8章可编程逻辑 器件
第八章 可编程逻辑器件
等效PLD门, 320个宏单元 Altera： MAX9000系列, 24000个等效PLD门,
1024个宏单元 Altera： FLEX10K250 25万个等效PLD门
XiLinx：两年前推出的FPGA×CV1000可达到 100万个等效PLD门。
5 University of Science and Technology of China
FPGA (现场可编程门阵列)：XC4000/5000 系列、FLEX8000系列 FLEX10K、 FLEX20K系列等
4 University of Science and Technology of China
8.1 概述
集成度情况： Lattice：ispLSI 6000系列，集成度达到25000个
8.1 概述
7）或门的PLD表示 详见图8.1.1(c), Y=P1+P3+P4
8）与阵列、或阵列的PLD表示 如图8.2.1所示。
（2）PLD由两种基本的门阵列——与门阵列 和或门阵列以及相关器件组成，如图8.2.1 所示。
9 University of Science and Technology of China
8.1 概述
③ 可编程逻辑器件的逻辑功能由用户对器件编 程来设定，以前用户在计算机上使用编程软 件编写逻辑功能，然后通过编程器下载到器 件上。新一代的在系统可编程器件，编程时 不需要使用专门的编程器，只要将计算机运 行产生的编程数据直接写入PLD就行了。这 样就使普通的用户设计复杂的系统成为现实 （以前是不可能的）。
7 University of Science and Technology of China
8.1 概述
2．PLD的电路表示法
1024个宏单元 Altera： FLEX10K250 25万个等效PLD门
XiLinx：两年前推出的FPGA×CV1000可达到 100万个等效PLD门。
5 University of Science and Technology of China
FPGA (现场可编程门阵列)：XC4000/5000 系列、FLEX8000系列 FLEX10K、 FLEX20K系列等
4 University of Science and Technology of China
8.1 概述
集成度情况： Lattice：ispLSI 6000系列，集成度达到25000个
8.1 概述
7）或门的PLD表示 详见图8.1.1(c), Y=P1+P3+P4
8）与阵列、或阵列的PLD表示 如图8.2.1所示。
（2）PLD由两种基本的门阵列——与门阵列 和或门阵列以及相关器件组成，如图8.2.1 所示。
9 University of Science and Technology of China
8.1 概述
③ 可编程逻辑器件的逻辑功能由用户对器件编 程来设定，以前用户在计算机上使用编程软 件编写逻辑功能，然后通过编程器下载到器 件上。新一代的在系统可编程器件，编程时 不需要使用专门的编程器，只要将计算机运 行产生的编程数据直接写入PLD就行了。这 样就使普通的用户设计复杂的系统成为现实 （以前是不可能的）。
7 University of Science and Technology of China
8.1 概述
2．PLD的电路表示法
可编程逻辑器件(PLD)
第八章 可编程逻辑器件（PLD）
Chapter 8 Programmable Logic Device
本章主要内容
第一节 PLD概述 第二节 几种PLD的结构及应用举例
§8.2.1 现场可编程逻辑阵列（FPLA） §8.2.2 可编程阵列逻辑（PAL） §8.2.3 通用阵列逻辑（GAL） §8.2.4 复杂可编程逻辑器件（CPLD） §8.2.5 现场可编程阵列（FPGA） §8.2.6 PLD的一般开发过程
专用型集成电路是指按某种专门用途而设计、制造的 集成电路，又称ASIC（Application Specific Integrated Circuit），ASIC器件又可分为全定制和半定制两大类。 ASIC的优点是体积小、功耗低、可靠性高，高度保密； 缺点是在用量不大的情况下，设计和制造这样的专用集 成电路不仅成本很高，而且设计、制造的周期也很长。
由此可见，通用型和专用型集成电路在制造和使用 上存在着一定的矛盾。可编程逻辑器件 （Programmable Logic Device）的研制成功为解决这个 矛盾提供了一条比较理想的途径。
PLD虽然是作为一种通用器件生产的，但它的逻辑 功能是由用户通过对器件编程来设定的。而且有些PLD 的集成度很高，足以满足设计一般数字系统的需要。这 样就可以由设计人员自行编程而把数字系统“集成”在 一片PLD上，而不必制造专用集成电路芯片了。
具体器件举例
如 PAL16L8 如 GAL16V8， GAL20V8 如 GAL39V18 如 Xilinx 公司 的 XC7000 系 列 Altera 公 司 的 MAX9000 系 列、Xilinx 公司 的 XC9500 系 列等 Xilinx 公司的： XC3000 、 XC4000 、 SPARTEN 等
Chapter 8 Programmable Logic Device
本章主要内容
第一节 PLD概述 第二节 几种PLD的结构及应用举例
§8.2.1 现场可编程逻辑阵列（FPLA） §8.2.2 可编程阵列逻辑（PAL） §8.2.3 通用阵列逻辑（GAL） §8.2.4 复杂可编程逻辑器件（CPLD） §8.2.5 现场可编程阵列（FPGA） §8.2.6 PLD的一般开发过程
专用型集成电路是指按某种专门用途而设计、制造的 集成电路，又称ASIC（Application Specific Integrated Circuit），ASIC器件又可分为全定制和半定制两大类。 ASIC的优点是体积小、功耗低、可靠性高，高度保密； 缺点是在用量不大的情况下，设计和制造这样的专用集 成电路不仅成本很高，而且设计、制造的周期也很长。
由此可见，通用型和专用型集成电路在制造和使用 上存在着一定的矛盾。可编程逻辑器件 （Programmable Logic Device）的研制成功为解决这个 矛盾提供了一条比较理想的途径。
PLD虽然是作为一种通用器件生产的，但它的逻辑 功能是由用户通过对器件编程来设定的。而且有些PLD 的集成度很高，足以满足设计一般数字系统的需要。这 样就可以由设计人员自行编程而把数字系统“集成”在 一片PLD上，而不必制造专用集成电路芯片了。
具体器件举例
如 PAL16L8 如 GAL16V8， GAL20V8 如 GAL39V18 如 Xilinx 公司 的 XC7000 系 列 Altera 公 司 的 MAX9000 系 列、Xilinx 公司 的 XC9500 系 列等 Xilinx 公司的： XC3000 、 XC4000 、 SPARTEN 等
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D3 D2 D1 D0
20
用两片2114 将位数由 4位扩展到 8位
2. 字数的扩展：
信息学院
各片RAM对应的数据线联接在一起； 低位地址线也并联接起来，而高位的地址 线，首先通过译码器译码，然后将其输出 按高低位接至各片的选片控制端。 如用2114接成4096字×4位的存储器时， 需要4个2114组件，共12根地址线。连接 时，将各片中的低位地址A0---A9对应相 连；而高位地址A10、A11经2-4译码，按 高低位控制4片2114的CS端。见下图：
36
ISP逻辑器件
信息学院
• ISP技术是美国Lattice公司于1991年率先推出的，该公司 将ISP技术应用到高密度可编程逻辑器(HDPLD)中，形成了 ispLSI系列高密度在系统可编程逻辑器件。目前，该公司 生产的ispLSI器件有4个系列： ① 基本系列ispLSI1000：适用于高速编码、总线管理 等； ② 高速系列ispLSI2000： 该系列I/O端口数较多，适 用于高速计数、定时等场合，并可用作高速RISC/CISC微 处理器的接口； ③ 高密系列ispLSI3000：该系列是集成密度最高的系 列，能实现非常复杂的逻辑功能，适用于数字信号处理、 图形处理、数据压缩以及数据加密、解密等； ④ 模块化系列ispLSI6000：该系列带有存储器和寄存 器/计数器，适用于数据处理、数据通信等。
入 B1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y7 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 Y6 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 Y5 0 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1
设x的取值范围为0～15的正整数，则对应的是4 位二进制正整数，用B＝B3B2B1B0表示。根据y＝ x2可算出y的最大值是152＝225，可以用8位二进 制数Y＝Y7Y6Y5Y4Y3Y2Y1Y0 表示。由此可列出Y＝ B2即y＝x2的真值表。
28
输 B3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
4
PLD的基本结构
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• PLD的基本组成部份是一个“与门”阵列 和一个“或门”阵列，电路的每个输出 都是输入的“与-或”函数。
5
PLD的电路表示法 • PLD的基本器件是与门和或门
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6
信息学院
• PLD缺省描述
7
信息学院
8
PLD分类
信息学院
• 根据与、或阵列是否可编程，将PLD (programmable logic devices)器件分为三种基本类型：
19
RAM容量的扩展
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1. 位数的扩展：把各片对应的地址线连接在一 起，数据线并列使用即可。接线如下图：
CS R/W A0
. . .
A9
A9...A0 R/W CS 2114 (1) D3 D2 D1 D0 D7 D6 D5 D4
A9.. .A0 R/W CS 2114 (2) D3 D2 D1 D0
26
2
2
与门阵列(地址译码器) m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15 D Y1 Y2 Y3
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Y4
选 择 R O M， 画 阵 列 图
A
A
B
B
C
C
D
或门阵列(存储矩阵)
27
2、用ROM作函数运算表
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例
用ROM构成能实现函数y＝x2的运算表 电路。
信息学院 注
十进制数 0 1 4 9 16 25 36 49 64 81 100 121 144 169 196 225
29
真 值 表
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逻 辑 表 达 式
Y7 m(12,13,14,15) Y6 m(8,9,10,11,14,15) Y5 m(6,7,10,11,13,15) Y m(4,5,7,9,11,12) 4 Y3 m(3,5,11,13) Y2 m(2,6,10,14) Y 0 1 Y0 m(1,3,5,7,9,11,13,15)
①与阵列固定，或阵列可编程的PLD。(PROM)
②与、或阵列均可编程的PLD。 (PLA) ③与阵列可编程，或阵列固定的PLD. (PAL/GAL)
9
信息学院
未编程的内部结构
已编程的内部结构
10
半导体存储器及分类
信息学院
• 半导体存储器的种类很多，按存取功能可 以分为随机读写存储器(Random Access Memory，简称RAM)和只读存储器(ReadOnly Memory，简称ROM)两大类。
• 存储容量是指存储器能存放的二进制信息 的位数，通常用N×M位表示。N代表存储单 元数，即芯片的地址数； M代表每个存储 单元所能存储的二进制位数，即每个存储 单元所包含的基本存储单元电路数。
11
ROM的分类
(1) 掩模编程ROM
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(2) 可编程ROM(Programmable ROM，简称 PROM)
35
通用阵列逻辑GAL
信息学院
• PAL采用的是熔丝工艺，编程之后不能再改写； 再有，PAL的输出结构不够灵活，要满足不同 输出结构需求，就得选用不同型号的PAL器件。 • 通用阵列逻辑GAL（Generic Array Logic）是 1985年美国Lattice公司在PAL的基础上开发的 一种新型PLD器件，它比PAL具有更高的可靠性 和更大的灵活性。 （1）采用E2CMOS工艺 （2）输出结构配置了输出逻辑宏单元 （3）保密性好
F 1 ABCD AC D BCD F 2 AB AB C D C D F 3 ( A B CD )( A B C D) ABC
• 例二：用ROM设计一个3位二进制平方器， 指出实现该平方器需要的ROM容量。
32
ROM应用举例
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• 例三：用PLA和D触发器设计一个4进制 可逆计数器。当X＝1时，实现加1计数； 当X＝0时，实现减1计数。当计数中有进 位或借位产生时，电路输出Z为1，否则 Z为0。
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第八章 可编程逻辑器件
1
8.1 PLD概述
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• 数字系统中常用的大规模集成电路可分为三大类:
非用户定制电路(Non custom design IC)；
全用户定制电路(Full custom design IC)； 半用户定制电路(Semicustom design IC). 目前在数字系统设计中广泛使用的可编程逻辑 器件(Programmable Logic Device，简称PLD)属于 LSI中的半用户定制电路。由于PLD具有结构灵活、 性能优越、设计简单等特点，因而在不同应用领域 中受到广泛重视，是构成数字系统的理想器件。
或 阵 列 可 编 程
连接
地址译码器产 生了输入变量 的全部最小项
存储体实现 了有关最小 项的或运算
断开
16
地址译码方式
• 单译码方式 (字结构形式 )
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17
地址译码方式
• 双译码方式 (位结构形式 )
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18
存储器的扩展
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单片RAM不能满足容量时，可以将多片RAM连接在一 起，组成更大容量的RAM。 • 位扩展 芯片级联时，各芯片的片选和地址码并联在一起 由1024字×1位存储器芯片，扩展成1024×8位存储器 • 字扩展 芯片级联时，各芯片低位地址码并联在一起，高位 做片选信号，由1024字×8位存储器扩展成2048×8位 存储器 • 字位同时扩展 由1024字×1位存储器芯片，扩展成2048×8位存储器
23
PROM的可编程器件
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24
PROM的可编程器件
• 简化表示
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25
ROM应用举例
1、用ROM实现组合逻辑函数 逻辑表达式
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Y1 A B C Y AB AC BC 2 Y3 ABD BCD B C D Y A C BC B D AB C 4
输 Y4 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0
出 Y3 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 Y2 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 Y1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Y0 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1
对于给定的地址，相应一条字线输 出高电平，与该字线相连接的或门输出 为 1，未连 m0 A A0 1
W1 m1 A A0 1
W2 m2 A A0 1 W3 m3 A1 A0
存储体
码
器
D3 W0 W2 m0 m2 D1 W0 W3 m0 m3
2114 (4)
D 3 D 2 D1 D0
22
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用2114接成4096字×4位型存储器时，高位 地址和存储单元的关系如下表：
A11 0 0 1 1
A10 选中片序号 对应的存储单元 2114(1) 0000 ~ 1023 0 2114(2) 1024 ~ 2047 1 2114(3) 2048 ~ 3071 0 2114(4) 3072 ~ 4095 1
21
A11
A10 R/W A0 A9
2 4
译 码 器
Y3
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20
用两片2114 将位数由 4位扩展到 8位
2. 字数的扩展：
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各片RAM对应的数据线联接在一起； 低位地址线也并联接起来，而高位的地址 线，首先通过译码器译码，然后将其输出 按高低位接至各片的选片控制端。 如用2114接成4096字×4位的存储器时， 需要4个2114组件，共12根地址线。连接 时，将各片中的低位地址A0---A9对应相 连；而高位地址A10、A11经2-4译码，按 高低位控制4片2114的CS端。见下图：
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ISP逻辑器件
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• ISP技术是美国Lattice公司于1991年率先推出的，该公司 将ISP技术应用到高密度可编程逻辑器(HDPLD)中，形成了 ispLSI系列高密度在系统可编程逻辑器件。目前，该公司 生产的ispLSI器件有4个系列： ① 基本系列ispLSI1000：适用于高速编码、总线管理 等； ② 高速系列ispLSI2000： 该系列I/O端口数较多，适 用于高速计数、定时等场合，并可用作高速RISC/CISC微 处理器的接口； ③ 高密系列ispLSI3000：该系列是集成密度最高的系 列，能实现非常复杂的逻辑功能，适用于数字信号处理、 图形处理、数据压缩以及数据加密、解密等； ④ 模块化系列ispLSI6000：该系列带有存储器和寄存 器/计数器，适用于数据处理、数据通信等。
入 B1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 B0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y7 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 Y6 0 0 0 0 0 0 0 0 1 1 1 1 0 0 1 1 Y5 0 0 0 0 0 0 1 1 0 0 1 1 0 1 0 1
设x的取值范围为0～15的正整数，则对应的是4 位二进制正整数，用B＝B3B2B1B0表示。根据y＝ x2可算出y的最大值是152＝225，可以用8位二进 制数Y＝Y7Y6Y5Y4Y3Y2Y1Y0 表示。由此可列出Y＝ B2即y＝x2的真值表。
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输 B3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B2 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
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PLD的基本结构
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• PLD的基本组成部份是一个“与门”阵列 和一个“或门”阵列，电路的每个输出 都是输入的“与-或”函数。
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PLD的电路表示法 • PLD的基本器件是与门和或门
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• PLD缺省描述
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PLD分类
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• 根据与、或阵列是否可编程，将PLD (programmable logic devices)器件分为三种基本类型：
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RAM容量的扩展
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1. 位数的扩展：把各片对应的地址线连接在一 起，数据线并列使用即可。接线如下图：
CS R/W A0
. . .
A9
A9...A0 R/W CS 2114 (1) D3 D2 D1 D0 D7 D6 D5 D4
A9.. .A0 R/W CS 2114 (2) D3 D2 D1 D0
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与门阵列(地址译码器) m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15 D Y1 Y2 Y3
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A
A
B
B
C
C
D
或门阵列(存储矩阵)
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2、用ROM作函数运算表
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例
用ROM构成能实现函数y＝x2的运算表 电路。
信息学院 注
十进制数 0 1 4 9 16 25 36 49 64 81 100 121 144 169 196 225
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真 值 表
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逻 辑 表 达 式
Y7 m(12,13,14,15) Y6 m(8,9,10,11,14,15) Y5 m(6,7,10,11,13,15) Y m(4,5,7,9,11,12) 4 Y3 m(3,5,11,13) Y2 m(2,6,10,14) Y 0 1 Y0 m(1,3,5,7,9,11,13,15)
①与阵列固定，或阵列可编程的PLD。(PROM)
②与、或阵列均可编程的PLD。 (PLA) ③与阵列可编程，或阵列固定的PLD. (PAL/GAL)
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未编程的内部结构
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半导体存储器及分类
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• 半导体存储器的种类很多，按存取功能可 以分为随机读写存储器(Random Access Memory，简称RAM)和只读存储器(ReadOnly Memory，简称ROM)两大类。
• 存储容量是指存储器能存放的二进制信息 的位数，通常用N×M位表示。N代表存储单 元数，即芯片的地址数； M代表每个存储 单元所能存储的二进制位数，即每个存储 单元所包含的基本存储单元电路数。
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ROM的分类
(1) 掩模编程ROM
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(2) 可编程ROM(Programmable ROM，简称 PROM)
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通用阵列逻辑GAL
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• PAL采用的是熔丝工艺，编程之后不能再改写； 再有，PAL的输出结构不够灵活，要满足不同 输出结构需求，就得选用不同型号的PAL器件。 • 通用阵列逻辑GAL（Generic Array Logic）是 1985年美国Lattice公司在PAL的基础上开发的 一种新型PLD器件，它比PAL具有更高的可靠性 和更大的灵活性。 （1）采用E2CMOS工艺 （2）输出结构配置了输出逻辑宏单元 （3）保密性好
F 1 ABCD AC D BCD F 2 AB AB C D C D F 3 ( A B CD )( A B C D) ABC
• 例二：用ROM设计一个3位二进制平方器， 指出实现该平方器需要的ROM容量。
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ROM应用举例
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• 例三：用PLA和D触发器设计一个4进制 可逆计数器。当X＝1时，实现加1计数； 当X＝0时，实现减1计数。当计数中有进 位或借位产生时，电路输出Z为1，否则 Z为0。
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第八章 可编程逻辑器件
1
8.1 PLD概述
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• 数字系统中常用的大规模集成电路可分为三大类:
非用户定制电路(Non custom design IC)；
全用户定制电路(Full custom design IC)； 半用户定制电路(Semicustom design IC). 目前在数字系统设计中广泛使用的可编程逻辑 器件(Programmable Logic Device，简称PLD)属于 LSI中的半用户定制电路。由于PLD具有结构灵活、 性能优越、设计简单等特点，因而在不同应用领域 中受到广泛重视，是构成数字系统的理想器件。
或 阵 列 可 编 程
连接
地址译码器产 生了输入变量 的全部最小项
存储体实现 了有关最小 项的或运算
断开
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地址译码方式
• 单译码方式 (字结构形式 )
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地址译码方式
• 双译码方式 (位结构形式 )
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存储器的扩展
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单片RAM不能满足容量时，可以将多片RAM连接在一 起，组成更大容量的RAM。 • 位扩展 芯片级联时，各芯片的片选和地址码并联在一起 由1024字×1位存储器芯片，扩展成1024×8位存储器 • 字扩展 芯片级联时，各芯片低位地址码并联在一起，高位 做片选信号，由1024字×8位存储器扩展成2048×8位 存储器 • 字位同时扩展 由1024字×1位存储器芯片，扩展成2048×8位存储器
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ROM应用举例
1、用ROM实现组合逻辑函数 逻辑表达式
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Y1 A B C Y AB AC BC 2 Y3 ABD BCD B C D Y A C BC B D AB C 4
输 Y4 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0
出 Y3 0 0 0 1 0 1 0 0 0 0 0 1 0 1 0 0 Y2 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 Y1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 Y0 0 1 0 1 0 1 1 1 0 1 0 1 0 1 0 1
对于给定的地址，相应一条字线输 出高电平，与该字线相连接的或门输出 为 1，未连 m0 A A0 1
W1 m1 A A0 1
W2 m2 A A0 1 W3 m3 A1 A0
存储体
码
器
D3 W0 W2 m0 m2 D1 W0 W3 m0 m3
2114 (4)
D 3 D 2 D1 D0
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用2114接成4096字×4位型存储器时，高位 地址和存储单元的关系如下表：
A11 0 0 1 1
A10 选中片序号 对应的存储单元 2114(1) 0000 ~ 1023 0 2114(2) 1024 ~ 2047 1 2114(3) 2048 ~ 3071 0 2114(4) 3072 ~ 4095 1
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