ModelSim SE操作指南

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ModelsimSE的使用方法简单易懂

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西安邮电学院计算机系
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图２．３
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编译：编译（包括原代码和库文件的编译），编译可点击Comlile > Comlile All来完成。
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装载文件：如图２．４，点击Simulate -> Simulate．．后，如图２．５所示，选定顶层文件（激励文件），ADD加入，然后点击load,装载。
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２．１代码仿真需要的文件
设计ＨＤＬ源代码：可以使用ＶＨＤＬ语言或Verilog HDL语言。(这里以附录用Verilog语言编写的４位计数器为例进行说明）
测试激励代码：根据设计要求编写输入／输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。
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图３．１
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图３．２
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用Qusrtus产生仿真所需要的网表与sdf文件：在作了第一步的正确设置后，每当你完成一次编译， Quartus会自动在你的当前Project 目录下生成一个 simulation目录，在该目录下，就有我们所需要的文件。如果使用VHDL语言，网表文件是.VHO，SDF文件.SDO；如果使用Verilog语言，网表文件是.VO，SDF文件也是.SDO。
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图２．１
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ModelSim_SE_6.5下载及安装步骤_配置_详解

ModelSim SE 6.5下载及安装步骤首先感谢网络上分享安装步骤的热心网友们，ModelSim的安装比较烦琐，经过再三研究发现各个版本安装情况并不一样，本人是ISE12.4版本下与ModelSim SE 6.5仿真库连接的。

其他版本请各位以此类推。

1 、ModelSim SE 6.5下载在ModelSim网站下载ModelSim SE 6.5源文件，进入后，进入DOWNLOADS，再进入Download Archives，在MODELSIM SE中选择版本，这里选择SE 6.5，进入请求下载的注册界面，简单注册一下，进入ftp，点击倒数第二个exe文件，下载源文件。

2、安装ModelSim SE 6.5双击源文件ModelSim-win32-6.5-se.exe，安装ModelSim。

依次出现下面以下界面，点击【Next>>】，点击【Agree】点击【Browse】，选择安装路径，此处安装在E:\Eapp\EDA\ModelSim下，点击【Next>>】，正在安装，单击【Yes】，建立桌面快捷方式，单击【Yes】，单击【Yes】，单击【Yes】，重启计算机。

3 、ModelSim SE 6.5破解3.1 生成LECENSE.dat文件到网上下载一个ModelSim SE 6.5的破解文件，我下载的是ModelSim6.5_KeyGen 文件夹，里面有个MentorKG.exe文件，双击它产生LECENSE.txt文件，将文件后缀txt改成dat。

复制LECENSE.dat到D:\Xilinx\modeltech_6.5\win32下。

3.2 右击桌面上的“我的电脑”，打开“属性”/“高级”/“环境变量”，在系统变量中新建LM_LICENSE_FILE，编辑中输入上一步LECENSE.dat所在的路径，D:\Xilinx\modeltech_6.5\win32 \ LICENSE.dat，确定即可。

Modelsim仿真新手入门最详细教程

Modelsim仿真新⼿⼊门最详细教程2021年11⽉15⽇00 安装包/版本我是提前在⽹上下好的（但这⼀点也给我的实验造成了“⿇烦”），⽤的是Modelsim SE-64 2020.4版本的，学校实验室的似乎不同。

但最终没有太⼤影响。

01 配置环境步骤学校有⼀个⽂档，在机房电脑照做就⾏。

我因为是⾃⼰下载的，配置与机房软件有所不同，所以⼜平添了很多⿇烦。

01-0 verilog⽂件这个代码可以在很多地⽅编写：Visual Studio Code⾥有Verilog的插件；还可以有更强⼤的语⾔编辑器：Nodepad++。

这⾥我使⽤的是Nodepad++，因为看上去专业⼀点。

Nodepad++的页⾯效果如图：其实第⼀次上机，⽼师会给⼤家⽰例⽂件（包括设计代码与测试代码），跑出来⽰例波形就⾏。

01-1 具体步骤1. 新建⼀个⽤于安放project的⽂档，放在哪⾥都⾏。

把前⾯做出的.v⽂件添加到这个⽂档。

留意⼀下路径。

2. 打开modelsim，在jumpstart中create a new project。

3. 在弹出的提⽰框⾥browse，找到刚才的⽂件夹。

选中。

填写project 名，注意要与.v⽂件⾥的module名保持⼀致。

点击ok。

4. 进⼊页⾯后会是这样⼦：注意此处两个⽂件后⾯应当都有问号，代表没有编译。

先逐个右击⽂件add to this project确保加⼊。

5. 在上⽅提⽰栏中complie->compile all。

稍等些许会看到⽂件后问号全部变为对勾，表⽰代码编译通过，没有问题。

如果此步出错则代表代码有bug。

在下⾯的Transcript中上翻查找错误。

6. 点击上⽅Simulate->start simulation。

由于注意与实验室不同的，选中下⾯的Enable optimization,再在右侧Optimization Options中的Visibility中选中Apply full visibility....7. 接着在work⾥找到测试代码的⽂件，选中。

modelsim-SE-win64-10.1c下载、安装、破解全攻略

本教程包括软件下载、破解文件下载、安装破解方法，助你一次成功。

软件安装好了却不能用，想必大家都有过这样的痛苦和无奈。

这款软件的破解花了我整整一个下午的时间，期间在网上找了各种方法尝试均以失败告终，差点让我放弃破解而着手去换操作系统。

网上的方法多存在着疏漏和差错，所以这也是我写次教程的初衷，希望能帮到大家，少走弯路。

本人使用系统声明：win8 64 位专业版过程如下：1 运行modelsim-win64-10.1c-se.exe，安装软件；软件下载链接：/s/1mgoL67e 破解文件下载：/s/1c0zlrRa（好请点赞，多谢支持）注意事项：安装路径可自行设置，但不要出现汉字，（本例：D:\modeltech64_10.1c）2 安装过程中一直选择yes 即可，最后reboot（重启）询问选Yes、No 似乎都可以，我在安装的过程中选择的是No，即我没有重启系统；3 将解压的破解文件（MentorKG.exe 和patch_dll.bat）复制到安装目录下的win64 文件夹中。

（本例：D:\modeltech64_10.1c\win64 文件夹中）；4 进入安装目录下的win64 文件夹找到mgls.dll mgls64.dll 两个文件，去掉只读属性；5 运行patch_dll.bat，稍等一段时间后即可生成一个TXT 文本，将其另存为LICENSE.TXT，另存路径选择你安装目录的win64 文件夹下；（本例：D:\modeltech64_10.1c\win64 文件夹中）6 恢复mgls.dll 和mgls64.dll 两个文件的只读属性；7 环境变量设置：win8 中是这样的这台电脑》右键选择【属性】》【高级系统设置】》【环境变量】点击【新建】打开编辑对话框，【变量名】命名为MGLS_LICENSE_FILE ，【变量值】为你LICENSE.TXT 的文件路径，（本例变量值D:\modeltech64_10.1c\win64\LICENSE.TXT）在win8 环境变量页面有用户变量和系统变量两个环境变量，我是选择两个都设置了。

modelsim使用方法

modelsim使用方法ModelSim 是一种功能强大的硬件描述语言 (HDL) 模拟工具，支持VHDL和Verilog，可用于设计和验证数字系统。

本文将介绍如何使用ModelSim。

**安装 ModelSim****创建项目**在启动 ModelSim 后，首先需要创建一个新的项目。

选择 "File" 菜单，然后选择 "New" -> "Project"。

在打开的对话框中，选择项目的文件夹和项目名称，然后点击 "OK"。

**添加设计文件和测试文件**在项目中，您需要添加设计文件和测试文件。

选择 "Project" 菜单，然后选择 "Add to Project" -> "Add Files". 在打开的对话框中，选择您的设计文件 (VHDL 或 Verilog) 和测试文件，然后点击 "OK"。

**设置仿真**在编译代码之后，下一步是设置仿真选项。

选择 "Simulate" 菜单，然后选择 "Start Simulation"。

在打开的对话框中，选择您的顶层模块。

您还可以选择以 GUI 模式还是批处理模式运行仿真。

在设置仿真之前，您可以添加信号波形文件以在仿真过程中显示波形。

选择 "Simulate" -> "Wave" -> "Add Waveform". 然后，选择信号波形文件 (.do 或 .vcd)，并点击 "OK"。

**运行仿真**设置仿真选项后，您可以开始执行仿真。

通过选择 "Simulate" -> "Run"，可以运行单步或连续仿真。

Modelsim SE 6.5a使用指南

Modelsim SE使用指南ModelSim的功能侧重于编译、仿真，不能指定编译的器件，不具有编程下载能力。

不象Synplify 和MAX+PLUS II可以在编译前选择器件。

而且ModelSim在时序仿真时无法编辑输入波形，不象MAX+PLUS II可以自行设置输入波形，仿真后自动产生输出波形，而是需要在源文件中就确定输入，如编写测试台程序来完成初始化、模块输入的工作，或者通过外部宏文件提供激励。

这样才可以看到仿真模块的时序波形图。

ModelSim还具有分析代码的能力，可以看出不同的代码段消耗资源的情况，从而可以对代码进行改善，以提高其效率。

菜单栏标题栏下方为菜单栏。

菜单栏有八个菜单项，分别是:File（文件）、Edit（编辑）、View （视图）、Compile（编译）、Simulate（仿真）、Tools（工具）、Window（窗口）、Help（帮助）。

下面分别罗列其具体选项。

1. File（文件）菜单文件菜单通常包含了对工程及文件等的操作。

ModelSim的文件菜单包含的命令有：New（新建），Open（打开），Close（关闭），Import（导入），Save（保存），Delete（删除），Change Directory（更改路径），Transcript（对脚本进行管理），Add to Project（为工程添加文件），Recent Directories（最近几次的工作路径），Recen Projects（最近几次工程），Quit（退出）。

（1）新建文件命令（File/ New）单击File/ New命令，将会出现一个子菜单，共包含四个选项：单击Floder（新建文件夹）后，会出现对话框，提示输入新建的文件夹的名字，即可在当前目录下新建一个文件夹；单击Source（新建源文件）后，会出现源文件类型的选项（VHDL，Verilog，Other），点击可分别新建对应格式的源文件；单击Project（新建工程）后，会出现对话框，提示在Project Name 处输入新建工程的名称，在Project Location处指定新建工程的存放路径，在Default Library Name处指明默认的设计库的名称，用户设计的文件将编译到该库中；单击Library（新建一个库）后，会出现对话框，提示选择Creat a New library and a logical mapping to it（新建一个库并建立一个逻辑映象）或A map to an existing library（新建一个到已存在库的映象），在Lirary name处输入新建库的名称，在Library phycial name处输入存放库的文件名称。

ModelSim SE简明操作指南(2)

ModelSim SE简明操作指南（2）12．导入设计的时候会在工作去开出一个新的Sim Tab栏。

这个Structure Pane展示了设计的层次结构。

你可以点即“+”（expand）或“-”（contract）来观察。

13．点击其中的Function increment可以注意到其他窗口是怎么适当的自动更新的。

明确地说，Source window显示了你在Structure window所选的层次水平的Verilog代码.在这种方式下使用Structure Pane类似于解释性Verilog的范围命令。

现在，点击Structure Pane的顶层线，确定test_counter模块显示在Source window。

运行仿真1．Run运行100ns，缺省设置。

(PROMPT: run ) (MENU: Run\Run 100ns)2．设置Run Length为500ns,然后Run。

现在仿真运行了600ns，在工作取底部状态栏可以看到这些信息。

3．上个命令使仿真器前进了500ns，也可以设置仿真器推进的时间run @ 3000实际仿真器向前推进了2400ns(3000-600)4．选取主窗口Run All。

(PROMPT: run -all ) (MENU: Run\Run -All)5．选取Break中断运行。

看Source window，察看中断执行的语句。

调试仿真1．在List window选取/test_counter/count。

从List window菜单条中选取Prop \ Signal Props。

Modify Signal Properties (list) 对话框打开了。

为信号counter选取十进制（在Radix）,相应的List window的输出也发生改变，成为十进制数，而不是缺省的二进制了。

2．我们选取工作区Structure Pane中的dut:counter，然后在counter.v中的30行（这里包含一个到Verilog功能增量的调用）设置断点。

quartus联合Modelsim SE 10仿真最强教程

quartus 和modelsim联合仿真教程一、设置Modelsim SE 10.0c的路径，以便进行联合仿真使用。

（1） Tools—>optins。

设置路径（2） Modelsim 目录下，选择安装路径找到win32所在的路径然后点击OK ……(3) 设置仿真方式下面圆圈里面的选择 Modelsim 和语言二、新建工程，进行进行设计。

网上很多不在多说。

仿真通过，分配引脚。

综合布局布线。

进行时序约束。

（1）引脚分配（2）简单时序约束（3）进行仿真设置：自动生成 textbeach用quartus ii 打开textbeach .vt 文件。

系统自动会在你的工程文件下生成一个modelism 文件夹，这个就是你联合仿真的工程文件，再里面找到.vt 文件打开。

（4）编写textbeach 文件（5）进行仿真设置：点击 0k ，然后点击textbeach 。

会弹出来下面的一个框，点击NEW.然后会弹出来下面的一个文本框，1，处写你的测试文件名，2，处写下面你testbeach文件下的顶层文件名。

3，处打钩。

4处 il 以你的textbeach上的为准。

5，找到你的.VT文件。

6、点击add 。

7、OK/8、OK/9、apply/10、OK。

综合一下。

进行仿真。

三、减少对库的编译，以减少仿真时间。

（1）点击”>>” 把你的器件系列添加进来。

2、选择venlog 语言或者VHDL 语言，3、选择你的库的保存文件夹,5，点击开始，等待生成完成，关闭。

（2）0、1处都把库加入进去。

四、ROM仿真设置。

生成ROM（ROM应用项目例程）。

（1）设置保存路径，及保存文件名，设置仿真文件路径。

（2）创建.mf文件。

更改相应值。

（3）完成。

五、下载添加驱动（新建工程时添加驱动此时可以不添加）其他未用到的引脚可以设置成输入暂态。

选择开发板上面的flash选择E PC……选择下载USB-Blaster。

调用第三方工具modelsim se

这两天学习下第三方仿真工具Modelsim se,遇到了很多问题，但最终都一一解决了，于是总结下两种方法，希望给遇到类似困难的朋友以下启示。

第一种在modelsim 中建立testbench1,打开modelsim se 新建工程首先改变路径到你新建的文件夹中，new→chang directory 该文件夹命名为modelsim_test 出现对话框设置路径如下图2新建库文件new→library,库文件名为work_test,如下图3，在库文件下新建工程new→project,工程名为count,库文件名默认为work，改为work_test,然后OK,然后会出现一个对话框，选择creak new file然后在后面对话框中file 名为count ,形式为verilog(默认为VHDL)，然后编辑文本，这里简单编写一段，仅讲述方法，module div_clk(clk,rst_n,div_clk);input clk;input rst_n;output[3:0]div_clk;reg[3:0]div_clk;always@(posedge clk or negedge rst_n)if(!rst_n) div_clk<=4'd0;else div_clk<=div_clk+1'b1;endmodule按照相同的方法写一段testbench如下`timescale 1ns/1nsmodule div_clk_tb;reg clk;reg rst_n;wire[3:0]div_clk;div_clk u1(.clk(clk),.rst_n(rst_n),.div_clk(div_clk));initial beginclk=0;forever#10 clk=~clk;endinitial beginrst_n=0;#1000;rst_n=1;#50000;$stop;endendmodule如下图没有编译前是问号，然后编译，选中文件右击compile all.待编译无误后问候变为然后可以在library中看到编译后的文件右击div_clk_tb选择simlation然后出现如下图所示的界面右击div_clk_tb,添加波形，然后在上面工具栏中设置仿真时间100us，点击旁边的RUN按钮，就可以看到仿真后的波形如下图第二种方法较为复杂一点，我摸索两天终于成功了。

MODESLsim仿真使用说明

1. Modelsim简介Modelsim仿真工具是Model公司开发的。

它支持Verilog、VHDL以及他们的混合仿真，它可以将整个程序分步执行，使设计者直接看到他的程序下一步要执行的语句，而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值，可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等，比quartus自带的仿真器功能强大的多，是目前业界最通用的仿真器之一。

对于初学者，modelsim自带的教程是一个很好的选择，在Help->SE PDF Documentation->Tutorial 里面.它从简单到复杂、从低级到高级详细地讲述了modelsim的各项功能的使用，简单易懂。

但是它也有缺点，就是它里面所有事例的初期准备工作都已经放在example文件夹里，直接将它们添加到modelsim 就可以用，它假设使用者对当前操作的前期准备工作都已经很熟悉，所以初学者往往不知道如何做当前操作的前期准备。

2. 安装同许多其他软件一样，Modelsim SE同样需要合法的License,通常我们用Kengen产生license.dat。

解压安装工具包开始安装，安装时选择Full product安装。

当出现Install Hardware Security Key Driver时选择否。

当出现Add Modelsim To Path选择是。

出现Modelsim License Wizard时选择Close。

！！！！安装路径不能有空格！！！不要装在d:\program files\下，否则有可能自动调用时出现找不到d:\program 的情况在C盘根目录新建一个文件夹flexlm，用Keygen产生一个License.dat,然后复制到该文件夹下。

最好这样，我曾经放在D:\altera\Modelsim_6.1d\License.dat都不行修改系统的环境变量。

右键点击桌面我的电脑图标，属性->高级->环境变量->（系统变量）新建。

modelsim简单使用流程

Modelsim简单使用流程第一步：打开工程 file –open选择工程所在的路径，并修改文件类型为选择工程文件my_test.mpf点击ok。

第二步：编译文件，点击Compile Al,编译设计文件和激励文件。

第三步：生成仿真点击Simulate –start simulate点击work前面的+号并选择激励文件，此处即为my_test_tb.v，然后点击OK。

此处注意取消的选择。

如果不取消则不能正常看到激励和设计中的信号端口。

第四步：添加仿真信号在途中将需要观测的信号选中，点击右键，选择 Add‐‐‐‐‐Add to Wave‐‐‐‐‐‐‐slected signals就可将所选信号添加到波形框图中。

如果需要添加设计文件my_test中的中间变量，则同样的方法选中设计文件UUT（此处UUT为设计文件在激励中实例化的实例化名），如图所示，可以看到设计中的所有的信号（包括中间变量CNT和d_temp）,用上面介绍的方法或者直接选中需要添加到波形文件的信号拖拽到后面的波形文件中，即可。

第五步：运行仿真点击 run运行仿真，结果如图所示：可通过放大缩小来进行调节波形大小。

对于计数器寄存器cnt可以选中该信号点击右键选择 Radix进行数制的变换然后根据波形分析设计是否正确。

本文档使用的是modelsim se 6.6,其它版本应该差异不大。

附件：文档中提到的设计文件：my_test.vmodule my_test(clk,rst,d_out);input clk;input rst;output d_out;wire d_out;reg d_temp;reg [2:0] cnt;always@(posedge clk or posedge rst) begin if(rst) begind_temp <= 1'b0;cnt <= 3'd0;endelse beginif(cnt == 3'd7) begincnt <= 3'd0;d_temp <= d_temp + 1;endelse begincnt <= cnt + 1;d_temp <= d_temp;endendendassign d_out = d_temp;endmodule激励文件：my_test_tb.vmodule my_test_tb;reg clk;reg rst;wire d_out;initial beginclk = 1'b0;rst = 1'b1;#13rst = 1'b0;endalways #4 clk = ~clk;my_test UUT(.clk(clk),.rst(rst),.d_out(d_out) ); endmodule。

ModelSim SE简明操作指南(4)

ModelSim SE简明操作指南（4）第四章使用中的注意事项1. 如果打开ModelSim，没有出现Welcom to ModelSim对话框，可以在主窗口点击Help \ Enable Welcome，则以后打开ModelSim就会出现该对话框。

2. 在工作区底部的状态栏里会显示一些有用的信息。

3. 操作哪个目录中的文件一定要定位到该目录，或者是设置为当前工作目录。

4. 不能用UNIX或window命令来生成work子目录，因为里面没有_info文件，只能用菜单或vlib命令。

5. 断点只能设置在可执行的行上，这些行以绿色行号指示6. 在Basic Verilog Simulation一课里面，编译两个文件的次序是不重要的（不同于被编译器指示生成的源码的从属性）。

Verilog-Xl的用户可能再次感到奇怪，他们了解设计单元之间的接口检测或是编译器指示的继承关系上可能存在的问题。

ModelSim推迟了这样的检测，直到设计被导入。

所以在这里，如果你选择在tcounter.v之前或之后编译counter.v不存在任何问题。

7. 一组Verilog文件可以以任意次序编译，但是在一个混合VHDL/Verilog设计中，Verilog文件必须在VHDL文件值前编译。

8. force命令可以驱动clk，相当于给仿真初始化。

1. 路径选择启动modelsim se仿真工具,在主窗口中选择【file】→【change directory】命令,将工作目录改变到你想存放仿真库的目录,点击【ok】.2. 创建仿真库在生窗口中选择【file】→【new】→【library】命令,在弹出的【create a new library】窗口中将选项【create】设置为【a new library and a logical mapping to it】,在【libryr name】和【library physical name】中键入所要创建库名字,如altera_library, ,此时在主窗口中已多了一个altera_library(empty)项; 注:这个过程实质上想当于在modelsim主窗口中的脚本区域中输入了vlib和vmap命令.3. 编译库在workspace中的library中选中你健入的库名altera_library(empty),在主菜单中选【compile】→【compile】命令;在弹出窗口compile source file窗口中的【libaray】下拉菜单中选中你的库名,在【查找范围】中选择quarturs安装目录\quarturs\eda\sim_lib文件夹下,对它下面的8个文件进行编译,一要编译两次或分两次编译,方法一:先选8个文件,点击【compile】,这次有错出象,完成后再点击【compile】,编译成功, 点击【done】;方法二:先编译220pack,再编译altera_mf_componenta.vhd,然后编译其它6个文件, 点击【done】4. 配制modelsim将modelsim根目录下的配制文件modelsim.ini的属性只读改为可写,这可使软件记录仿真库的路径以及映射关系,以后每次启动modelsim时,就会根据ini文件中的本身寻找仿真库,并且形成映射关系, 注:如果启动时出象”仿真库名(unavailable)”可选中它,点右键选择【edit】指定路径; 到些仿真库已创建,以后对altera设计仿真都不需要做库处理了;5. 后仿真配制如果要做后仿真;就要把你用的系列库和quartursii生成文件一起编译即可,例如你用的是altera的max7000比利时列,就要加quartursii安装目录\quarturs\eda\sim_lib下的max_atoms;vmax_atoms.vhd;max_components.vhd加这三个文件一起编译; 注:在做仿真前建project时,在项目窗口default library name项中键入quartursii 生成仿真文件的默认名,如max7000系列默认名max。

modelsim安装+使用说明

1 Modelsim安装步骤此处以Modelsim Se v6.0的安装为例说明具体的安装步骤以及应该注意的事项：Modelsim Se v6.0的安装：运行Modelsim Se v6.0目录中的的自解压缩安装文件，如下图1-1所示：图1-1 自解压缩安装文件等待解压缩完成之后，会出现Modelsim Se v6.0的安装选择画面，如图1-2所示，图1-2 选择安装模式选择FULL Product 安装模式，出现如图3所示的安装界面，如图1-3所示图1-3选择next，然受选择yes，出现如图1-4所示的安装路径选择对话框，图1-4 选择安装路径这里我选择默认安装路径c:\Modeltech_6.0。

连续两次next出现如图1-5所示的文件安装界面图1-5安装文件复制完成后会弹出如图1-6所示的对话框图1-6 选择“是（Y）”出现图1-7图1-7 和图1-8图1-8 点击“确定”安装完成后，出现图1-9图1-9 点击“是（Y）”后在桌面建立快捷方式。

紧接着出现图1-10图1-10 添加桌面快捷方式选择默认。

图1-11 完成安装完成安装，如图1-11所示。

2 配置Modelsim Se v6.0的的环境变量：先找到的安装文件夹的crack目录下的keygen.exe文件，然后运行。

如图2-1所示：图2-1点击“Generate”会出现图2-2。

图2-2这表示License文件生成成功。

将生成的License文件license.dat复制到Modelsim Se v6.0安装目录（我这里的安装目录是C:\Modeltech_6.0）。

然后打开计算机属性对话框的“高级”选项卡，找到用户环境变量LM_LICENSE_FILE，然后编辑，输入变量值C:\Modeltech_6.0\license.dat（也就是License文件的物理路径）如图2-3所示：图2-3 Modelsim v6.0 用户环境变量设置编辑完成之后，确定。

modelsim的安装和使用

图3-3 Simulate运行后的窗口
图3-4选择要分析的模块
图3-5添加要观测的波形
图3-6仿真运行开启
图3-7仿真后观测到的波形
4LeonardoSpectrum安装及使用指南
LeonardoSpectrum的安装采用一路回车即可完成。
（1）找到安装文件夹LeonardoSpectrum2001.b，运行install.exe，弹出如图4-1所示的对话框
1、指定器件库
选择SynthesisWizard（综合向导）方式后，出现如图4-8所示器件设置对话框。
图4-8指定器件库
2、输入文件
在如图4-18所示对话框中，首先设置工作目录，点击设置工作目录出现如图4-9所示对话框，工作目录底下将保存所有的输出文件。然后点击输入文件，出现如图4-10所示对话框。Encoding选项是为状态机选择编码方式。如选中Resource Sharing表示没有连接在一起的运算器（加法器，乘法器）将被共享。设置完后点击下一步。
图4-11全局约束条件
设置输出网表文件的文件名、路径及格式等，一般情况下使用缺省值即可，如图4-12所示。点击完成后就关闭综合向导开始进行综合，在综合运行过程中，在信息窗口可看到滚动的综合结果及运行流程，出现本例中的pseudorandom.vhd的器件使用报告。如果信息窗口是关闭的，可点击Window\pseudorandom.vhd再次打开设计文件。在综合完成后信息窗口显示Finished Synthesis run。
图3-2创建工程
2添加Verilog代码
这一步的目的是将verilog文件添加到创建好的工程中。要添加的文件可以是先前已经创建好的，也可以现在输入。输入的工具可以是Modelsim自带的代码输入工具，但最受欢迎的是UltraEdit。

modelsim使用流程

modelsim使用流程下载温馨提示:该文档是我店铺精心编制而成，希望大家下载以后，能够帮助大家解决实际的问题。

文档下载后可定制随意修改，请根据实际需要进行相应的调整和使用，谢谢!并且，本店铺为大家提供各种各样类型的实用资料，如教育随笔、日记赏析、句子摘抄、古诗大全、经典美文、话题作文、工作总结、词语解析、文案摘录、其他资料等等，如想了解不同资料格式和写法，敬请关注!Download tips: This document is carefully compiled by theeditor. I hope that after you download them,they can help yousolve practical problems. The document can be customized andmodified after downloading,please adjust and use it according toactual needs, thank you!In addition, our shop provides you with various types ofpractical materials,such as educational essays, diaryappreciation,sentence excerpts,ancient poems,classic articles,topic composition,work summary,word parsing,copy excerpts,other materials and so on,want to know different data formats andwriting methods,please pay attention!ModelSim 使用流程。

1. 项目设置。

启动 ModelSim 软件并新建一个项目。

ModeSim官方教程

ModeSim○R SE教程版本： 6.1f发行：2009-031.本文源于Mentor Graphics ModeSim SE Tutorial，版权归Mentor公司所有。

2.本文仅供个人学习，严禁用于商业。

3.未尽事宜，请与Mentor公司磋商。

目录........................................................................................................................................ 1 ModeSim ○R SE 教程 .......................................................................................... 1 目录 (2)第1课：ModelSim 仿真的基本概念 (3)1.1主要内容 (3)1.2 ModelSim 基本仿真（Basic Simulation ）的流程 (3)1.3 用工程（Project ）进行仿真的流程 (3)1.4 多个库文件的仿真流程 (4)1.5 Debug 工具 (4)第2课：基本仿真 (5)2.1 主要内容 (5)2.2 简介 (5)2.3 创建工作库 (5)2.4 编译设计文件 (7)2.5 载入设计到仿真器中 (7)2.6 进行仿真 (9)2.7 设置断点并在源文件窗口单步运行 (10)2.8 ModelSim 界面导航 (13)2.9 本课小结 (14)第3课用工程进行仿真 (15)3.1 主要内容 (15)3.2 简介 (15)3.3 创建新工程 (15)3.4 编译并载入设计到仿真器 (17)3.5 利用文件夹组织工程 (17)3.6 仿真配置 (20)3.7 本课小结 ....................................................... 错误！未定义书签。

ModelSim SE简明操作指南(3)

ModelSim SE简明操作指南（3）第六课 Running a batch-mode simulation批处理模式仿真必须运行在DOS或UNIX提示符下。

拷贝..\examples\counter.vhd 到该目录下。

2．生成一个新的设计库：vlib work3．映射库：vmap work work4．编译源文件：vcom counter.vhd5．使用宏文件为计数器提供激励。

拷贝..\example\stim.do文件到当前工作目录中。

6．生成批处理文件，内容为：add list –decimal *do stim.dowrite list counter.lst7．执行下面的命令，运行批处理模式仿真：vsim –do yourfile –wlf saved.wlf counter•在名为“counter”的设计单元调用vsim仿真器•通过-wlf这个可选项通知仿真器在名为saved.wlf的日志文件中保存仿真结果•运行yourfile指定：值以十进制的方式列示出来；执行名为stim.do的激励；并将结果写到名为counter.lst的文件中。

缺省的设计名为counter。

8．浏览仿真结果vsim –view saved.wlf9．打开一些窗口view signals list wave10．在窗口中放置信号add wave *add list *11．运用Variables windows实验保存的仿真结果。

完成了结束仿真：quit –f有关批处理和命令行模式更多的信息，请参阅ModelSim User’s Manual。

第七课 Executing Commands at startup本课与第六课所介绍的工作于相同的目录，也是以命令行方式操作。

1．这里将用到宏文件（DO）提供启动信息。

拷贝..\examples\startup.do到当前工作目录。

ModelSimSE之简明操作指南

ModelSimSE之简明操作指南ModelSim SE简明操作指南第一章介绍本指南是为ModelSim5.5f版本编写的，该版本运行于UNIX和Microsoft Windows 95/98/Me/NT/2000的操作系统环境中。

本指南覆盖了VHDL和Verilog模拟仿真，但是你在学习过程中会发现对于单纯的HDL设计工作而言，它是一个很有用的参考。

ModelSim具备强大的模拟仿真功能，在设计、编译、仿真、测试、调试开发过程中，有一整套工具供你使用，而且操作起来极其灵活，可以通过菜单、快捷键和命令行的方式进行工作。

ModelSim的窗口管理界面让用户使用起来很方面，它能很好的与操作系统环境协调工作。

ModelSim 的一个很显著的特点就是它具备命令行的操作方式，类似于一个shell 有很多操作指令供你使用，给人的感觉就像是工作在Unix环境下，这种命令行操作方式是基于T cl/Tk的，其功能相当强大，这需要在以后的实际应用中慢慢体会。

ModelSim的功能侧重于编译、仿真，不能指定编译的器件，不具有编程下载能力。

不象Synplify和MAX+PLUS II可以在编译前选择器件。