多功能数字钟的设计.EDA课程设计

EDA 课程设计报告书课题名称 多功能数字钟的设计 姓 名王兴俊学 号 081220138 院 系 物理与电信工程系 专 业 电子信息工程 指导教师周来秀讲师2011年 6月13日※※※※※※※※※※※ ※※ ※※※※※※※※※※※2008级学生EDA 课程设计一、设计任务及要求：设计任务：利用Quartus II软件设计一个多功能数字钟设计要求：所设计数字钟是基于现实基础上的多功能数字钟，基本上能实现一般多功能数字钟的功能，包括翻页显示时间和日期，调整时间及日期等等，利用Quartus II强大的编程功能以及完整的仿真系统进行仿真设计，通过仿真设计校正达到设计要求指导教师签名：年月日二、指导教师评语：指导教师签名：年月日三、成绩验收盖章年月日多功能数字钟的设计王兴俊（湖南城市学院物理与电信工程系电子信息工程专业，湖南益阳，41300）1设计目的EDA是电子设计自动化的缩写，在20世纪如年代初从计算机辅助设计、计算机辅助制造、计算机辅助测试和计算机辅助工程的概念发展而来的。

传统意义上或者狭义上的EDA技术是指可编程技术，是以计算机为工具，融合了应用电子技术、计算机技术、智能化技术的最新成果而开发出的电子EDA通用软件包，设计者在EDA软件平台上，用硬件描述语言VHDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。

利用EDA技术进行电子系统的设计，具有以下几个特征：①用软件的方式设计硬件；②用软件方式设计的系统到硬件系统的转换是由有关的开发软件自动完成的；③设计过程中可用有关软件进行各种仿真；④系统可现场编程，在线升级；⑤整个系统可集成在一个芯片上，体积小、功耗低、可靠性高。

因此，EDA技术是现代电子设计的发展趋。

利用EDA设计电子产品已经是势在必得了。

2设计的主要内容和要求a.数字钟能够显示年、月、天、小时、分钟、秒。

在数字钟正常工作时可以对数字钟进行快速校正，即拨动开关可对其进行校正，在数字钟正常工作情况下，可以对其进行不断电复位，以使时、分、秒显示回零。

b.对数字钟采用层次化的方法进行设计,要求设计层次清晰、合理,构成整个设计的功能模块既可采用原理图输入法实现，也可采用文本输入法实现。

c.对设计电路进行功能仿真。

d.将仿真通过的逻辑电路下载到EDA实验系统，对其功能进行验证。

3 整体设计方案基本设计方案：多功能数字钟具有时间显示和日历显示的功能，而时间模块和日历模块有很多相似的地方，如果再进行细分，则他们都着类似的模块。

所以采用模块设计将大大简化多功能数字钟的程序设计。

时显示器时译码器时计数器分显示器秒显示器时显示器时显示器秒译码器秒计数器分译码器分计数器校时电路校年电路分频器日显示器月显示器年显示器日译码器月译码器年译码器日计数器月计数器年计数器振荡器图3.1数字钟整体设计方框图4 硬件电路的设计4.1分频器模块的设计图4.1 分频器模块因为试验箱上晶振为20MHz ，对于秒表的计时和进行数码管的动态扫描来说，频率都太大了，因此要将20MHz 进行分频处理，本次设计将分成1KHz 和1Hz 两个频率。

4.2计数器模块的设计图4.2计数器模块在数字钟的设计中，计数器模块是最常见和最为通用的，在本次设计中用到了模为24，60，99，12和31五个计数器。

因为他们都是大同小异的，所以这里只列出了模为24的计数器（即小时计数器）4.3动态扫描模块的设计图 4.3动态显示模块因为本次课程设计有多组数据要显示，显示方式为数码管动态显示。

比之于静态显示，动态显示有着不可替代的优点：占用数据线少，功耗小等特点。

4.4开关选择模块的设计图4.4开关选择模块因为本次课程设计要实现两个功能：时间显示和日历显示，通过开关KEY来切换。

4.5译码器模块的设计图4.5译码器模块要想将时间或日历在数码管上显示出来，译码器模块必不可少，本次课程设计使用的事共阴数码管。

5 软件设计5.1分频器模块的设计的源程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY FREQ ISPORT(CLK : IN STD_LOGIC; --时钟输入CLK1KHZ,CLK1HZ : BUFFER STD_LOGIC);END FREQ;ARCHITECTURE BEHAVE OF FREQ ISSIGNAL CLK1MHZ : STD_LOGIC; --中转量SIGNAL Q:STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL Q1:STD_LOGIC_VECTOR(9 DOWNTO 0);SIGNAL Q2:STD_LOGIC_VECTOR(9 DOWNTO 0);SIGNAL DIR_FLAG : STD_LOGIC; --方向标志BEGINPROCESS(CLK) --把20MHZ的频率变为1MHZBEGINIF(CLK'EVENT AND CLK='1')THENIF(Q="10011")THENQ<="00000";CLK1MHZ<='1';ELSEQ<=Q+1;CLK1MHZ<='0';END IF;END IF;END PROCESS;PROCESS(CLK1MHZ) IS --把1MHZ的频率变为1KHZBEGINIF(CLK1MHZ'EVENT AND CLK1MHZ='1')THENIF(Q1="1111111111")THENQ1<="0000000000";CLK1KHZ<='1';ELSEQ1<=Q1+1;CLK1KHZ<='0';END IF;END IF;END PROCESS;PROCESS(CLK1KHZ) IS --把1KHZ的频率变为1HZBEGINIF(CLK1KHZ'EVENT AND CLK1KHZ='1')THENIF(Q2="1111111111")THENQ2<="0000000000";CLK1HZ<='1';ELSEQ2<=Q2+1;CLK1HZ<='0';END IF;END IF;END PROCESS;END BEHAVE;5.2计数器模块设计程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY HOUR IS --实体，定义输入和输出PORT(CLK,EN:IN STD_LOGIC; --输入时钟/高电平有效的使能信号CO :OUT STD_LOGIC;H1,H0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); --时高位/低位END HOUR;ARCHITECTURE HOUR_ARC OF HOUR IS --结构体BEGINPROCESS(CLK)VARIABLE CNT1,CNT0:STD_LOGIC_VECTOR(3 DOWNTO 0); --记数BEGINIF CLK'EVENT AND CLK='1' THEN --上升沿触发IF EN='1' THEN --同时“使能”为1IF CNT1="0010" AND CNT0="0011" THENCNT1:="0000"; --高位/低位同时为0时CNT0:="0000";CO<='1';ELSIF CNT0<"1001" THEN --低位小于9时，低位记数累加CNT0:=CNT0+1;CO <='0';ELSECO <='0';CNT0:="0000";CNT1:=CNT1+1; --高位记数累加END IF;END IF;END IF;H1<=CNT1;H0<=CNT0;END PROCESS;END HOUR_ARC;5.3动态扫描模块设计程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY SELTIME ISPORT(CLK:IN STD_LOGIC;SEC1,SEC0,MIN1,MIN0,H1,H0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DAOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END SELTIME;ARCHITECTURE FUN OF SELTIME ISSIGNAL COUNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINSEL<=COUNT;PROCESS(CLK)BEGINIF(CLK'EVENT AND CLK='1') THENIF(COUNT>="111") THENCOUNT<="000";ELSECOUNT<=COUNT+1;END IF;END IF;CASE COUNT ISWHEN"111"=>DAOUT<= H1;WHEN"110"=>DAOUT<= H0;WHEN"101"=>DAOUT<= "1111";WHEN"100"=>DAOUT<= MIN1;WHEN"011"=>DAOUT<= MIN0;WHEN"010"=>DAOUT<="1111";WHEN"001"=>DAOUT<= SEC1;WHEN OTHERS =>DAOUT<=SEC0;END CASE;END PROCESS;END FUN;5.4开关选择模块的设计程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SWITCH IS --实体，定义输入和输出PORT(SECOND,DAY:IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);SELS,SELD:IN STD_LOGIC_VECTOR(2 DOWNTO 0);SELOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);KEY: IN STD_LOGIC);END SWITCH;ARCHITECTURE BEHAVE OF SWITCH IS --结构体BEGINPROCESS(KEY)BEGINIF (KEY ='1')THENDOUT<= SECOND;SELOUT <= SELS;ELSEDOUT<= DAY;SELOUT <= SELD;END IF;END PROCESS;END BEHAVE;5.5译码器模块的设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DISPLAY IS --实体，定义输入和输出PORT(D:IN STD_LOGIC_VECTOR(3 DOWNTO 0);Q:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));END DISPLAY;ARCHITECTURE DISP_ARE OF DISPLAY IS --结构体BEGINPROCESS(D)BEGINCASE D IS --D为表达式WHEN "0000"=>Q<="0111111";WHEN "0001"=>Q<="0000110";WHEN "0010"=>Q<="1011011";WHEN "0011"=>Q<="1001111";WHEN "0100"=>Q<="1100110";WHEN "0101"=>Q<="1101101";WHEN "0110"=>Q<="1111101";WHEN "0111"=>Q<="0000111";WHEN "1000"=>Q<="1111111";WHEN "1001"=>Q<="1101111";WHEN OTHERS=>Q<="1000000";END CASE;END PROCESS;END DISP_ARE;6 系统仿真打开Quartus II 6.0软件，进入软件操作界面，用New Project Wizard向导创建新工程，选择菜单“File”→“New Preject Wizard”，即弹出工程设置对话框。