EDA课程设计报告(电子钟VHDL 设计)

EDA课程设计报告（电子钟VHDL 设计）作者：dang168 时间：2008-10-05E D A课程设计报告-----电子钟VHDL 设计一设计要求设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间.二.实验目的1. 掌握多位计数器相连的设计方法。

2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。

3. 掌握CPLD技术的层次化设计方法。

4. 了解软件的元件管理含义以及模块元件之间的连接概念。

5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。

6. 培养独立分析问题，解决问题的能力。

三．硬件要求1．8位8段扫描共阴极数码显示管。

2. 三个按键开关（清零，调小时，调分钟）。

四．设计原理数字钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。

它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能和报时功能。

因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。

将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“时计数器”。

“时计数器”采用24进制计数器，可实现对一天24小时的累计。

译码显示电路将“时”“分”“秒”计数器的输出状态六段显示译码器译码。

通过六位ＬＥＤ七段显示器显示出来。

校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的。

在同一ＣＰＬＤ芯片口集成如下电路模块：１．电子钟计数采用层次化设计，将设计任务分成若干个模块。

规定每一模块的功能和各模块之间的接口。

（１）ｓｅｃｏｎｄ（秒） ６０进制ＢＣＤ码计数（２）ｍｉｎｕｔｅ（分） ６０进制ＢＣＤ码计数（３）ｈｏｕｒ （时） ２４进制ＢＣＤ码计数（４）ｃｌｏｃｋ　ｔｏｐ 顶层设计同时整个计数器有清零，调时，调分功能。

２．端口引脚名称　输入　ｃｌｋ，ｒｅｓｅｔ，ｓｅｔｍｉｎ，ｓｅｔｈｏｕｒ　输出　ｓｅｃｏｎｄ—ｄａｏｕｔ，ｍｉｎｕｔｅ－ｄａｏｕｔ，ｈｏｕｒ－ｄａｏｕｔ五．设计原理图逻辑功能图：输入：CLK—时钟脉冲，RESET—复位信号，SETMIN—分加1信号，SETHOUR—秒加1信号输出：SECOND_DAOUT—秒输出，MINUTE_DAOUT—分输出，HOUR_DAOUT—时输出时序仿真：程序主要运用计数器完成，在时钟脉冲的作用下，完成时钟功能，由时序图可以看出每一个时钟脉冲上升沿秒加1，当接收到reset 信号，即reset为高电平，所有计数为零，并重新计数，setmin和sethour可以完成调节时钟功能，都是高电平调节，每来一个脉冲，相应的时或分加1。

硬件验证：利用MAX+plusII把程序写入实验板，根据上面的输入输出引脚，锁定到芯片引脚。

本实验运用的芯片是EPF10K10LC84-4,还有利用了6个LED显示，分别显示时、分、秒各两个，没有利用译码器，利用的LED是8引脚的。

本次验证利用实验板的模式7，根据板的说明书，锁定引脚并下载程序。

按下板的复位按钮，时钟开始运行，由跳线帽可以选择频率设定时钟的快慢。

LED上可以显示时钟，由锁定的引脚所对应的按钮可以锁定时钟时间和复位。

六.设计过程（一）各模块的说明：1.SECOND模块：用来对秒进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则秒计数器加7，目的是使计数值变为BCD 码。

若高三位是101时，则有一进位。

当计数器的低四位不为1001时，计数器加1。

SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。

SECOND模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity second isport(clk,reset,setmin:in std_logic;enmin:out std_logic;daout:out std_logic_vector(6 downto 0) );end entity second;architecture fun of second issignal count:std_logic_vector(6 downto 0); signal enmin_1,enmin_2:std_logic;begindaout<=count;enmin_2<=(setmin and clk);enmin<=(enmin_1 or enmin_2);process(clk,reset,setmin)beginif(reset='1')then count<="0000000";elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenmin_1<='1';count<="0000000";elsecount<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1;enmin_1<='0'after 100 ns;elsecount<="0000000";end if;end if;end process;end fun;2.MINUTE模块：用来对分进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则分计数器加7，目的是使计数值变为BCD 码。

若高三位是101时，则有一进位。

当计数器的低四位不为1001时，计数器加1。

MINUTE模块的时钟由SETMIN和SECOND记到60的进位两部分组成。

MINUTE模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity minute isport(clk,reset,clk1,sethour:in std_logic;enhour:out std_logic;daout:out std_logic_vector(6 downto 0) );end entity minute;architecture fun of minute issignal count:std_logic_vector(6 downto 0); signal enhour_1,enhour_2:std_logic;begindaout<=count;enhour_2<=(sethour and clk1);enhour<=(enhour_1 or enhour_2);process(clk,reset,sethour)beginif(reset='1')then count<="0000000";elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#60#)thenif(count="1011001")thenenhour_1<='1';count<="0000000";elsecount<=count+7;end if;elsecount<="0000000";end if;elsif(count<16#60#)thencount<=count+1;enhour_1<='0'after 100 ns;elsecount<="0000000";end if;end if;end process;end fun;3.HOUR模块：用来对时进行计数，当记到计数器的低四位为1001时，若高三位小于010时，则时计数器加7，目的是使计数值变为BCD 码。

当计数器的高三位小于010，低四位小于1001时，计数器加1；若当计数器记到0100100时，则有一进位。

HOUR模块的时钟由SETHOUR和MINUTE记到60的进位两部分组成。

HOUR模块源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity hour isport(clk,reset:in std_logic;daout:out std_logic_vector(5 downto 0) );end entity hour;architecture fun of hour issignal count:std_logic_vector(5 downto 0); begindaout<=count;process(clk,reset)beginif(reset='1')thencount<="000000";elsif(clk'event and clk='1')thenif(count(3 downto 0)="1001")thenif(count<16#23#)thencount<=count+7;elsecount<="000000";end if;elsif(count<16#23#)thencount<=count+1;elsecount<="000000";end if;end if;end process;end fun;4.顶层CLOCK_TOP模块：用来对元件进行例化，以及对端口进行映射。

HOUR模块源程序如下：library ieee;use ieee.std_logic_1164.all;entity clock_top isport(clk,reset,setmin,sethour:in std_logic;second_daout,minute_daout:out std_logic_vector(6 downto 0);hour_daout:out std_logic_vector(5 downto 0));end clock_top;architecture a of clock_top iscomponent secondport(clk,reset,setmin:in std_logic;daout:out std_logic_vector(6 downto 0);enmin:out std_logic);end component;component minuteport(clk,reset,clk1,sethour:in std_logic;enhour:out std_logic;daout:out std_logic_vector(6 downto 0)); end component;component hourport(clk,reset:in std_logic;daout:out std_logic_vector(5 downto 0)); end component;signal enmin_re,enhour_re:std_logic;beginu1:second port map(reset=>reset,clk=>clk,setmin=>setmin,enmin=>enmin_re,daout=>second_daout);u2:minute port map(clk=>enmin_re,reset=>reset,clk1=>clk,sethour=>sethour,enhour=>enhour_re,daout=>minute_daout);u3:hour port map(clk=>enhour_re, reset=>reset,daout=>hour_daout);end a;七．仿真波形图为：仿真波形图1仿真波形图2。