基于FPGA的电子抢答器的程序设计
基于FPGA技术实现智能抢答器的设计
河北工业大学城市学院毕业设计说明书作者：陈厚黎学号： 098063 系：信息工程系专业：电子科学与技术题目：基于FPGA技术实现智能抢答器的设计指导者：伍萍辉教授(姓名) (专业技术职务)评阅者：(姓名) (专业技术职务)年月日目次1引言............................................................................................................................................. - 1 -1.1 本课题的发展现状................................................................................................................ - 1 -1.2 本课题研究的目的和意义.................................................................................................. - 1 -1.3、实现方法概述...................................................................................................................... - 2 -2 基本应用电路设计................................................................................................................ - 5 -2.1 抢答器设计基本要求.......................................................................................................... - 5 -2.2 硬件电路设计........................................................................................................................ - 6 -2.3 软件程序设计........................................................................................................................ - 6 -3 系统总体电路图...................................................................................................................... - 18 -4 编程及测试.............................................................................................................................. - 19 -结论.......................................................................................................................................... - 20 -参考文献................................................................................................................................ - 21 -致谢.......................................................................................................................................... - 22 -附录.............................................................................................................................................. - 23 -1引言FPGA(即现场可编程门阵列)差不多最早出现在上个世纪的八十年代中期，现场可编程门阵列是在PAL、GAL、CPLD等一系列可编程的器件的基础上更先进的发展产物。
基于FPGA的抢答器设计_本科毕业设计
关键词：抢答器，数码显示，硬件描述语言，可编程逻辑门阵列
FPGA-BASED RESPONDER DESIGN
现在市面上也存在着各种各样的抢答器，但主要流行的是单片机抢答器和数字抢答器，虽然这两款抢答器都能实现抢答器的基本功能，但是都或多或少的存在着一些缺点。
单片机抢答器的设计。控制系统主要由单片机应用电路、存储器接口电路、显示接口电路组成。其中单片机89C51是系统工作的核心，它主要负责控制各个部分协调工作.。虽然单片机实现起来相当灵活，但随着抢答器数组的增加则存在着I/O口不足的问题。这就不能为以后进行抢答器组数的增加进行改进了。
The Responder can also supply four players or four teams to answer in the game, respectively, using four buttons a, b, c, d. Settingreset and answerin a systemcontrol switch, which controls required by the moderator.When themoderator allowsto answer, the timer starts countsdown from the 30s until someone answerssuccessfully, by the time the latch latches will to live, then the remaining time andthenumberof theplayerwho respondssuccessfullywill be displayed onthedigitaltube,at thesametimethe LEDof the corresponding playerlightswill belighted.Determinedwhether the contestant answers correctly, the moderator will give points by controllingthe addition and subtraction button.At theend of the game, themoderatorpressesthe reset button, othersmodules are resetedto the initial time for the next round of the game except the scoring module.
基于XILINX FPGA的抢答器设计
基于XILINX FPGA的抢答器设计电子科技大学微电子与固体电子学院吴洪天2603001018目录一、摘要 (2)二、任务要求 (3)三、总体设计方案 (4)四、各模块实现过程与仿真结果 (6)（一）选手编码锁存器模块 (6)（二）分频器模块 (9)（三）蜂鸣器模块 (11)（四）定时器模块 (15)（五）显示译码模块 (18)（六）顶层模块 (21)五、下载和调试 (26)六、总结 (27)一、摘要FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，通过它可以实现各种数字逻辑电路。
随着微电子技术的发展，FPGA内部集成了越来越多的门电路单元，利用FPGA可实现的系统也越来越复杂。
为了实现对FPGA 的编程配置，需要使用硬件描述语言，最常用的硬件描述语言有VHDL和Verilog hdl两种，由于Verilog语法简单，且接近于C语言，使用也相对较灵活，因此这里选择使用Verilog进行编程。
在这里，我们要用FPGA实现一个四个选手的抢答器。
抢答器是一种典型的异步时序逻辑电路，因此整个系统不受同步时钟的控制。
在进行系统设计时，采用自顶而下的设计思路，先根据系统的整体功能构思出顶层模块的功能，再根据具体的功能分成各种子模块进行设计。
在用硬件描述语言进行描述时，可以有两种描述方式，一种是行为描述，另一种是结构描述。
行为描述方式按照模块要实现功能用描述性语句描述模块输入对模块输出的影响，这种描述方式简单灵活，可以不用过多考虑具体的电路结构，然而，这样也可能存在所描述的电路无法实现的情况，造成综合工具无法综合；结构描述方式类似于传统构建电路的方法，利用各种已经构造好的模块或元件直接相连形成新的模块，这种描述方式需要考虑电路的具体结构，因此设计起来也相对较麻烦，但可综合率较高。
在这个系统的设计中，各个子模块采用行为描述方式进行构造，以提高效率，但需要时刻考虑所描述的语句是否可综合，顶层模块采用结构描述语句，由于顶层模块只需简单地将各个子模块连接在一起，无需考虑电路的工作的过程和原理，因此采用结构描述方式也很容易。
基于FPGA的多功能抢答系统设计
么语音系统会对其进行相应的播报 。 （） ６ 最具 特 色 的 是 Ｌ Ｄ显 示 功 能 ， 某 Ｃ 在 小 组 抢 答 成 功 后 ， ｃＤ 分 别 显 示 出 每 小 Ｌ 会
组 与 抢 答成 功 组 的 时 间 差 。
编 译 仿 真 验 证 ， 常 适 用 于 多 种 竞 赛 场 非
，
抢 答 器 在 竞 赛 中 有 很 大 用 处 ， 能 准 它 确 、 正 、 观 地 判 断 出第 一 抢 答 者 。 过 公 直 通
报 等 手 段 指示 出 第 １ 答 者 。 抢
１ 方案设 计
始” 后， Ｃ 键 Ｌ Ｄ上会 显 示 ３ ｓ 倒计 时 ， 答 ０的 抢
本 文 设 计 了一 个 通 用 型 抢 答 器 ， 置 的 ４ 设 组成 员可 在 ３ ｓ ０ 内可 以 进 行 抢答 ， ０ 后 ３ｓ
本 文 介 绍 一 种 多 功 能 抢 答 器 的 设 计 功 能 有 如 下 几 点 。 方 案 ， 电 路 结 构 简 单 ， 元 电 路 分 别 通 其 单
过原理 图设计 、 由ＶＨＤＬ语 言 及 汇 编 语 言 设 计 完 成 ， 用 ＦＰＧＡ进 行 数 据 的 处 理 及 利
手 按 动 按钮 ， 存 相 应 的组 号 ， 在 Ｌ Ｄ数 锁 并 Ｅ 码 管 上 显 示 抢 答 成 功 的组 号 。 （ ） 系 统 同 时 还 添 加 设 置 有 语 音 功 ５本
片 机 Ｐ３． 被 触 发 中断 后 ， Ｐ１口读 人 数 ２ 从
据 ， 后进 行语音 提示及送 Ｌ 然 ｃＤ显 示 ， 执
行 完 之 后 ， 片 机 将 ｂｕ ｙ Ｏｒ ｉ ｌ 置 为 低 单 ｓ — —ｄｅ
电 平 ， 知 ＦＰ 通 ＧＡ此 时 单 片 机 已 经 空 闲 ， 可以 发送 下一组 数据 来 。
基于FPGA的四人抢答器设计实验报告.doc
南京铁道职业技术学院EDA技术及其应用实验报告
实训课程：EDA技术及其应用
实训项目：基于FPGA的四人抢答器
指导老师：于淑萍
姓名：张秀梅
班级：电子信息1101
学号：19
2012年12月21日星期五
基于FPGA的四人抢答器设计
一、顶层原理图:
二、四人抢答器工作原理：
＠功能要求：
1、1）有多路抢答，抢答台数为4；
2）具有抢答器开始后20秒倒计时，20秒倒计时后五人抢答显示超时，并报警；
3）能显示超前抢答台号并显示犯规报警；
2、系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余各
路抢答信号封锁，同时铃声响起，直至该路按键松下，显示牌显示该路抢答台号。
＠设计说明：
四人抢答器框图：
四人抢答器框图
系统复位后，反馈信号为高电平，使K1,K2,K3,K4输入有效，当抢答开始后，在第一个人按键后，保持电路输出低电平，同时送显示电路，让其保存按键的台号并输出，并反馈给抢答台，使所有抢答台输入无效，计时电路停止。
当有人在规定时间无人抢答时，倒计时电路输出超时信号。
当主持人开始未说完时，有人抢先按键时将显示犯规信号。
三、各功能模块的语言源文件：
＠Cnt20.v文件:
module cnt20(stop,start,reset,CLK,q,yellow,green,red);。
数字电子技术课程设计报告--基于 FPGA的四位智能抢答器
数字电子技术课程设计报告--基于 FPGA的四位智能抢答器专业：xxx班级：xxx姓名：xxx学号：xxx一、设计任务及要求基于EDA/SOPC系统开发平台，运用QuartusⅡ可编程逻辑器件开发软件，设计一个4位智能抢答器。
要求如下：1、可以同时供4名选手抢答，其编号分别为1、2、3、4，各用抢答按键S1、S2、S3、S4，按键编号与选手编号对应。
主持人设置有一个开始按键S5，一个清零按键S6，用于控制抢答的开始和系统的清零；2、抢答器具有定时抢答的功能，一次抢答的时间为10秒。
当主持人启动“开始”按键后，用4 位LED 数码管左边两位显示10s 的倒计时；3、抢答器具有数据锁存和显示的功能，抢答开始后，如果有选手按动按键，其编号立即锁存并显示在数码管上（显示在右边的两个数码管上），同时封锁输入电路，禁止其他选手抢答；优先选手的编号一直保持到主持人将系统清零为止；4、参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示抢答时刻的时间（左边两个数码管上）和参赛选手的编号（显示在右边的两个数码管上），并保持到主持人将系统清零为止；如果定时抢答的时间已到而没有选手抢答，本次抢答无效，封锁输入电路，禁止抢答，定时器显示“00”并闪烁，闪烁频率为0.5H Z；一直保持到主持人将系统清零为止；5、在主持人未按下开始按键时，如果有人抢答则犯规，在显示器上右边两位闪烁犯规选手的编号，闪烁频率为0.5H Z；一直保持到主持人将系统清零为止；6、说明：系统上电和按下清零按键后显示“0000”，设计中的时钟脉冲频率为1000赫兹；7、附加：加入按键软件消抖功能及加减分数显示计分功能；能够设置不同的抢答时间，以便应用于不同的抢答系统。
二、设计原理及方案本次设计主要采用verilog HDL 语言，总体编程思路采用模块化设计方式，主要分为3个模块，一个主控制及按扭输入模块，一个LED计时提示模块，一个抢答组号显示模块，分别对这3个子模块进行独立编程设计，并生成元件，并在顶层使用原理图的方式将3个模块连接起来完成整个设计。
基于FPGA八路电子抢答器设计
基于FPGA八路电子抢答器设计
电子抢答器是现代化的教学工具，能够有效地提高学生的学习兴趣和加强知识的竞争性。
本文将设计一款基于FPGA的八
路电子抢答器，具体流程如下：
1. 确定硬件平台：本设计采用FPGA作为硬件平台。
2. 确定输入方式：本设计采用按键输入方式，每个抢答器模块都有一个触发按键，在触发时可以向中心控制器发送抢答信号。
3. 确定输出方式：本设计采用LED灯作为输出方式，每个抢
答器模块都有一个对应的LED灯，在抢答成功后可以点亮相
应的LED灯。
4. 确定控制方式：本设计采用总线控制方式，中心控制器作为总线的中心，控制每个抢答器模块的数据传输和控制指令。
5. 确定数据传输方式：本设计采用串行数据传输方式，中心控制器通过串行数据传输控制每个抢答器模块。
6. 确定控制指令：本设计采用多种控制指令，包括初始化指令、抢答指令、停止指令和显示指令等。
7. 搭建硬件电路：根据上述流程，搭建硬件电路，包括FPGA
开发板、按键、LED灯等。
8. 实现软件程序：编写FPGA的软件程序，包括控制指令的
生成和串行数据传输等功能。
9. 调试测试：进行电路调试和软件测试，确保八路电子抢答器正常工作。
10. 总结和展望：对本设计进行总结，并展望抢答器的进一步发展方向，包括加入语音识别、增加抢答器数量等。
基于fpga的抢答器的工作原理
基于FPGA的抢答器的工作原理一、引言随着现代科技的快速发展，FPGA（现场可编程门阵列）技术在各个领域中得到了广泛的应用。
其中，基于FPGA的抢答器是教育领域中常见的一种应用。
通过FPGA技术，抢答器可以实现高速、灵活的响应机制，为教学和培训活动提供了便利。
本文将对基于FPGA的抢答器的工作原理进行详细的介绍。
二、FPGA概述1. FPGA的定义FPGA是一种集成数字电路的器件，其内部由大量的可编程逻辑单元、存储单元和I/O接口组成。
FPGA具有现场可编程的特性，可以在设计完成后进行现场编程，从而实现灵活的功能定制。
2. FPGA的特点FPGA具有高度集成、灵活性强、功耗低、工作速度快等特点，适用于数字信号处理、通信、控制系统等领域。
三、抢答器的结构1. 抢答器的硬件结构基于FPGA的抢答器通常由按键、显示屏、FPGA芯片和外围电路组成。
按键用于参与者进行抢答操作，显示屏用于显示抢答结果，FPGA 芯片负责控制抢答器的运行和逻辑处理，外围电路用于提供电源和信号输入输出。
2. 抢答器的工作原理当参与者按下抢答器上的按键时，按键输入信号经过FPGA芯片的控制和逻辑处理，判断哪个参与者首先按下了按键，并将结果显示在显示屏上。
四、FPGA在抢答器中的应用1. FPGA的并行计算能力FPGA芯片具有丰富的逻辑单元和存储单元，可以实现高度并行的计算和处理。
在抢答器中，FPGA可以同时响应多个按键输入信号，并快速进行逻辑判断，实现高效的抢答功能。
2. FPGA的灵活编程特性FPGA芯片可以根据具体应用的需求进行灵活的编程，实现各种功能和算法的定制。
在抢答器中，通过FPGA的灵活编程，可以实现不同的抢答规则和显示效果，满足不同教学活动的需求。
3. FPGA的快速响应速度由于FPGA芯片具有优秀的并行计算能力和高速的内部数据传输通道，因此抢答器可以实现快速的按键响应和结果显示，确保抢答活动的顺利进行。
五、基于FPGA的抢答器的优势1. 高速响应基于FPGA的抢答器具有快速的响应速度，可以实现毫秒级的按键响应和结果显示，为教学和培训活动提供了高效便利的抢答环境。
基于FPGA的八位数字抢答器
一、课程设计的内容通过学习掌握使用可编程逻辑器件和QuartusII 软件的基本使用，利用QuartusII 软件各种器件进行多路智力竞赛抢答器设计；利用DE2板对所设计的电路进行验证；总结电路设计结果。
通过设计掌握基本工程设计方法，提高动手能力。
二、课程设计的要求与数据八位数字抢答器设计要求：1）. 抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0 ~ S7表示。
2）. 设置一个系统清除和抢答控制开关S，该开关由主持人控制。
3）. 抢答器具有锁存与显示功能。
即选手按动按钮，锁存相应的编号，并在优先抢答选手的编号一直保持到主持人将系统清除为止。
4）. 抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如,30秒）。
当主持人启动"开始"键后，定时器进行减计时，同时扬声器发出短暂的声响，声响持续的时间0.5秒左右。
5）. 参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。
6）. 如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00。
三、课程设计应完成的工作利用QuartusII 软件各种器件画出八位数字抢答器的原理图。
对原理图进行编译修改错误；设计引脚，再重新编译；进行仿真，根据仿真结果观察设计是否符合设计要求。
然后加载到DE2板上，验证电路是否正确。
对设计进行优化、完善。
附加要求：写出设计的VHDL源程序，利用QuartusII 软件生成原理图。
进行编译修改错误；设计引脚，再重新编译；进行仿真，根据仿真结果观察设计是否符合设计要求。
然后加载到DE2板上，验证电路是否正确。
四、课程设计进程安排序号设计各阶段内容地点起止日期１熟悉QuartusII 软件，掌握QuartusII 软件的基本使用实验2号楼2142007－11－26上午2 根据设计要求进行方案设计，利用基本器件用笔画出基本原理图，给老师检修实验2号楼2142007－11－26下午至273 利用QuartusII 软件进行设计，画出原理图。
基于fpga技术的智力抢答器设计
毕业论文任务书毕业设计开题报告摘要抢答环节经常出现在竞赛、文体娱乐等活动中，在活动中抢答是一种生动活泼的教育形式和方法，它通过抢答和必答方式引起参赛者和观众的兴趣，并能在短时间内，增加人们的科学知识和生活知识。
为了在比赛活动中，准确、公正、直观地判断出第一抢答者，通常需要一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者并进行抢答、计分等功能。
所以，研究智力抢答器具有较强的实际意义。
本次设计在EDA开发平台上基于FPGA运用QuartusⅡ7.2软件和VHDL语言进行设计，进行了系统需求分析、系统的总体规划、各个模块设计及顶层文件的设计，实现了比赛中的智力抢答功能，其中包括：第一抢答鉴别功能；抢答信号输出模块；抢答计分功能；抢答以及答题倒计时功能；犯规报警功能以及分数、时间台号显示等功能。
因此本设计具有电路简单、可靠性强、运算速度高等特点。
随着相关设备的提高，我们可以考虑将抢答器的功能进行扩展，扩展成为功能更加全面的智力抢答器。
关键词：四人抢答器数码显示动态显示信号封锁犯规报警AbstractResponder links often appear in the race, sports and entertainment activities, in activities, answer in a lively and educational forms and methods, it way through the Responder and will answer participants and the audience's interest aroused, and can in a short time,to increase scientific knowledge and life knowledge.In order to match activities, accurate, fair and visually determine the first answer in person, usually a Responder, via digital display, lighting and sound and other means to direct the First Responder, and to answer in person, namely classification function.Therefore, research intelligence Responder has strong practical significance.The design of the EDA development platform FPGA using Quartus Ⅱ7.2 based software design and VHDL languages, for the system requirements analysis, system of overall planning, design and top-level documentation of each module, design and implement a game of intelligence Responder functionThese include: First Responder identification function; answer in scoring function; answer in and answer the countdown function; foul alarm function as well as scores, time, station number display.Therefore, this simple circuit design, reliability, high operation speed characteristics.With the college laboratory boxes and other equipment increased, we can consider the design to extend the functionality of answering device, extending a more comprehensive intelligence functions Responder.Key Words：Four people vie to answer first Digital demonstration Dynamic demonstration Signal blockade Violates a regulation the warning目录目录 (7)第1章绪论 (9)1.1 设计研究的相关背景 (9)1.2 设计研究的重要性 (9)1.3 国内外研究现状 (10)第2章实现工具简介 (11)2.1 FPGA简介 (11)2.2 QuartusⅡ的概况 (12)2.3 硬件描述语言的概述 (13)第3章系统软件 (15)3.1 设计任务 (15)3.1.1 方案拟定 (15)3.1.2 模块的划分 (17)3.2 抢答器鉴别模块 (17)3.2.1 抢答鉴别模块VHDL程序设计关键代码 (17)3.2.2 抢答鉴别模块元件图 (17)3.2.3 抢答鉴别模块仿真 (18)3.3 抢答信号输出模块 (18)3.3.1 抢答信号输出模块VHDL程序设计关键代码 (18)3.3.2 抢答信号输出模块元件图 (18)3.3.3 抢答信号输出模块仿真 (19)3.4 抢答计时模块 (19)3.4.1 抢答计时模块VHDL程序设计关键代码 (19)3.4.2 抢答计时模块元件图 (19)3.4.3 抢答计时模块仿真 (20)3.5 答题计时模块 (20)3.5.1 答题计时模块VHDL程序设计关键代码 (20)3.5.2 答题计时模块元件图 (21)3.5.3 答题计时模块仿真 (21)3.6 防抖动电路模块 (22)3.6.1 防抖动电路模块VHDL程序设计关键代码 (22)3.6.2 防抖动模块元件图 (23)3.6.3 防抖动模块仿真 (23)3.7 抢答计分模块 (24)3.7.1 抢答计分模块VHDL程序设计关键代码 (24)3.7.2 抢答计分模块元件图 (25)3.7.3 抢答计分模块仿真 (26)3.8 分频模块 (26)3.8.1 分频模块VHDL程序设计关键代码 (27)3.8.2 分频模块元件图 (27)3.8.3 分频模块仿真 (27)3.9 抢答显示模块 (28)3.9.1 抢答显示模块VHDL程序设计关键代码 (28)3.9.2 抢答显示模块元件图 (29)3.9.3 抢答显示模块仿真 (29)3.10 抢答报警模块 (30)3.10.1 抢答报警模块VHDL程序设计关键代码 (30)3.10.2 抢答报警模块元件图 (30)3.10.3 抢答报警模块仿真 (30)3.11 答题报警模块 (31)3.11.1 答题报警模块VHDL程序设计关键代码 (31)3.11.2 答题报警模块元件图 (31)3.11.3 答题报警模块仿真 (32)3.12 顶层模块 (32)3.12.1 顶层模块电路图 (33)3.12.2 顶层模块元件图 (33)3.12.2 顶层模块仿真 (34)第4章硬件环境及调试过程 (35)4.1 芯片介绍 (35)4.2 硬件实现 (35)4.2.1 选择芯片 (35)4.2.2 引脚锁定 (36)4.2.3 下载到硬件环境 (38)第5章总结及完善 (41)参考文献 (42)致谢 (43)附录A 英文资料翻译 (44)英文原文 (44)Building Programmable Automation Controllers with LabVIEW FPGA (44)中文译文 (49)使用LabVIEW FPGA(现场可编程门阵列)模块开发可编程自动化控制器 (49)附录B 源代码 (53)第1章绪论1.1 设计研究的相关背景抢答器是一种应用非常广泛的设备，在各种竞赛、抢答场合中，它能迅速、客观的分辨出最先获得发言权的选手。
基于FPGA的抢答器毕业设计
摘要本文介绍了一种采用EDA技术，在QuartusII工具软件环境下用VHDL语言编写的数码显示8路抢答器的电路组成、设计思路及功能。
抢答器同时供8名选手或8个代表队比赛，分别用8个按钮[1]~[8]表示。
设置一个系统清除和抢答控制开关，该开关由主持人控制。
抢答器具有锁存与显示功能，即选手按动按钮，锁存相应的编号，扬声器发出声响提示，并在七段数码管上显示选手号码。
选手抢答实行优先锁存，优先抢答选手的编号一直保持到主持人将系统清除为止。
系统主芯片采用EP2C35F484C8，由基本时钟发生电路模块，复位电路模块，键盘防抖动模块，键盘扫描模块，数码管驱动模块，报警频率选择模块组成。
经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，从而完成抢答器功能。
关键词：抢答器；硬件描述语言；可编程逻辑门阵列；AbstractThis article introduces an EDA technology tools in QuartusII environment using VHDL language digital display 8 answering device circuit design ideas and features.Responder same time for eight players or eight team competition, with eight buttons, respectively [1] ~ [8] said. Setting clear and answer in a system control switch, the switch control by the moderator. Responder has a latch and display, the player press the button, latch the corresponding number, speaker audible prompts, and seven-segment digital tube display in player numbers. Players answer in the implementation of the priority latch, first answer in player numbers has been maintained to host the system cleared.System main chip EP2C35F484C8, from the basic clock circuit module, reset the circuit module, keyboard judder module, the keyboard scan module, a digital control drive module, alarm frequency selection module. The compilation and simulation process is designed, in the programmable logic device to download verification, thus completing the Responder feature.Key words：Responder;Very Hardware Description Language; FPGA;目录摘要 (I)Abstract (II)1 绪论 (1)1.1 选题背景 (1)1.1.1 EDA技术的发展 (1)1.1.2课题研究的必要性 (2)1.2课题研究的内容 (2)2 系统方案设计 (3)2.1 FPGA简介 (3)2.1.1 FPGA基本结构 (4)2.1.2 FPGA系统设计流程 (5)2.1.3 FPGA开发编程原理 (7)2.1.4 FPGA配置模式 (7)2.2 FPGA的应用 (8)2.2.1 电路设计中FPGA的应用 (8)2.2.2 产品设计 (8)2.2.3 系统及应用 (9)2.3抢答器总体设计方案 (9)2.3.1抢答器的定义 (9)2.3.2 本文设计的抢答器的构成 (10)2.3.3 抢答器的工作原理 (10)3 系统硬件设计与实现 (12)3.1基本时钟发生模块 (12)3.2键盘防抖动模块 (13)3.2.1键盘的作用 (13)3.2.2键盘系统设计 (13)3.2.3键盘防抖动模块工作方式 (14)3.4键盘扫描模块 (15)3.5数码管驱动模块 (16)3.6报警频率选择模块 (17)4 抢答器的程序设计与实现 (18)4.1 基本时钟发生程序设计 (18)4.2 键盘防抖动程序设计 (18)4.3 键盘扫描程序设计 (19)4.4 数码管驱动程序设计 (19)4.5 报警频率选择程序设计 (20)结论 (22)致谢 (23)参考文献 (24)附录一 (25)附录二 (34)附录三 (45)1 绪论1.1 选题背景现代社会的标志之一就是信息产品的广泛使用，而且是产品的性能越来越强，复杂程度越来越高，更新步伐越来越快。
FPGA设计实践报告 抢答器设计设计
课程设计报告课程设计名称：FPGA设计实践设计课题名称：抢答器设计设计抢答器设计设计报告一、设计目的：本课程的授课对象是电子科学与技术专业本科生，是电子类专业的一门重要的实践课程，是理论与实践相结合的重要环节。
本课程有助于培养学生的数字电路设计方法、掌握模块划分、工程设计思想与电路调试能力，为以后从事各种电路设计、制作与调试工作打下坚实的基础。
二、实验器材和工具软件：实验器材：PC机一台、DE2板；工作软件：QuartusII9.0。
三、设计内容：(1)抢答器可容纳四组12位选手，每组设置三个抢答按钮供选手使用。
(2)电路具有第一抢答信号的鉴别和锁存功能。
在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，时显示器显示初始时间并开始倒计时，若参赛选手按抢答按钮，则该组指示灯亮并用组别显示器显示选手的组别，同时蜂鸣器发出“嘀嘟”的双音频声。
此时，电路具备自锁功能，使其它抢答按钮不起作用。
(3)如果无人抢答，计时器倒计时到零，蜂鸣器有抢答失败提示，主持人可以按复位键，开始新一轮的抢答。
(4)设置犯规功能。
选手在主持人按开始键之前抢答，则认为犯规，犯规指示灯亮和显示出犯规组号，且蜂鸣器报警，主持人可以终止抢答执行相应惩罚。
(5)抢答器设置抢答时间选择功能。
为适应多种抢答需要，系统设有10秒、15秒、20秒和3O秒四种抢答时间选择功能。
四、设计具体步骤：具体的功能模块的实现：(一)组别判断电路模块（1）实现功能：实现四组十二位选手的组别判断功能，每组设置三个抢答按钮。
若选手成功抢答，则输出选手所在组别。
同时电路自锁功能，使其它抢答按钮不起作用。
如下图所示：（2）端口说明1）输入端a[2..0]：外接第一组三位选手的抢答按钮；b[2..0]：外接第二组三位选手的抢答按钮；c[2..0]：外接第三组三位选手的抢答按钮；d[2..0]：外接第四组三位选手的抢答按钮；clk：外接模块时钟信号；clr：外接模块复位按钮。
基于FPGA的四路抢答器设计
摘要本文介绍了以FPGA为基础的四路抢答器的设计，此次设计是一个有4组抢答输入，并具有抢答计时控制，按键消抖以及积分显示等功能的通用型抢答器。
主持人有4个按键控制，可以进行开始抢答，对各抢答小组成绩进行相应加减操作以及所有积分重置。
此次设计程序使用verilog语言编写，并且使用modelsim进行相关仿真，最后在FPGA开发板上烧录程序进行实际操作演示实现了相应功能，达到了此次设计的目的。
本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA的IO端口资源丰富，可以再本设计基础上稍加修改可以重复设计出具有多组输入的抢答器。
关键字：按键消抖；显示；仿真；四路抢答；AbstractIn this paper, the design of four channel responder based on FPGA is proposed. The design contains four channel input, and also it has timing function, button-stop-shaking function, score display function. And the result of the design is a universal responder. The host has four buttons to control, in order to start response, add or sub the scores for each group and clear all group scores. The design program uses verilog language to write software. And modelsim is used to simulate the function on computer. At last the actual design results are demonstrated on the FPGA development board, and the functions are well veified. The result achieves the purpose of the design. The design uses FPGA to enhance the flexibility of timing control. At the same time because of IO port resoures in FPGA are much rich, if you want to design more channels responder, you just only repeat design on the basic of the design which is slightly modified.Keywords: button-stop-shaking; display; simulate; four channel responder;目录1引言 (4)2FPGA原理及其相关工具软件的介绍 (4)2.1FPGA开发过程与应用 (4)2.1.1FPGA发展历程及现状 (5)2.1.2FPGA工作原理 (5)2.1.3FPGA开发流程 (5)2.2Quartus II软件 (6)2.3Simulink软件 (7)2.3.1代码仿真 (7)2.3.2门级仿真和时序仿真 (8)3实验步骤及仿真调试结果 (8)3.1功能描述及设计架构 (8)3.2抢答器程序流程图和各模块软件代码分析 (9)3.2.1抢答器程序结构及主程序流程图 (9)3.2.2主控制及按键输入模块 (11)3.2.3计时模块 (13)3.2.4BCD显示模块 (13)3.3顶层模块连线及开发板硬件配置 (14)3.4modelsim仿真 (18)4结论 (20)谢辞.............................................................................................................. 错误!未定义书签。
基于FPGA平台的四位抢答器设计
现代电子系统设计综合题目——抢答器班级：电子信息工程（4）班姓名：尹燕宁学号：07090403日期：2011-12-14合作者：王启俊按照抢答器的设计要求，本设计主要实现以下基本功能：(1) 抢答器可以容纳四组参赛队进行抢答。
(2)系统复位后进入抢答状态，抢答开始后20秒倒计时，20秒倒计时后无人抢答显示超时，并报警。
(3)能显示抢答台号，且一组抢答后，则不接纳其他组抢答。
根据其设计要求，经过仔细试验和比较开始时所设想的两种方案，采用了以下方案以满足要求：倒计时模块应用动态显示方法显示两位变化的数字，倒计时过程中无人抢答则在计时结束后触发bell 信号发出报警声表示超时，有人抢答时则首先按下按钮的人通过一个stop信号屏蔽掉其他人的抢答信号，且不再计时。
在具体实现方案时，根据给定的电子综合设计实验箱的模块和已有元件的限制，对方案进行了如下调整和补充：首先是进行时钟信号分频，由给定的50MHz的时钟分成1Hz，以实现按秒倒计时；其次是倒计时显示的两位数字，由于只有一个静态显示数码管且被用于显示抢答台号，所以必须运用动态显示来进行两位数字的显示和控制；最后是复位后的初值设定，以使上一次抢答的结果不会影响下一次的抢答过程，增加电路的稳定性。
经过仿真以及实验，本设计能够圆满完成设计要求，且具有电路简洁、方案易懂、操作方便、抗干扰性强等特点，经过适当的轻微改造即可作为实际比赛时的四组抢答器，效果良好。
第一章方案的论证与设计第二章理论计算第三章电路图及相关设计文件第四章仿真与测试分析第五章设计总结第六章参考文献第七章附件（含完整电路图、VHDL设计文件）第一章方案的论证与设计为便于进行电路的方案设计和模块化设计，首先根据要求画出实现抢答器功能的系统框图如下所示：根据其设计要求，按照现有的知识水平和实验设备，提出了以下两种实现抢答器的方案：（一）倒计时部分采用静态显示，方便简单。
四人抢答部分根据抢答信号的高低来判断是否继续倒计时并且屏蔽掉其他后来的抢答信号。
fpga抢答器
基于FPGA的抢答器设计摘要：抢答器使用八个拨码开关，供选手抢答使用。
选择共阳数码管显示倒计时和抢答选手号。
在每个拨码开关的上方都有LED灯。
用一个独立按键独立按键实现复位和抢答开始功能。
开始，先十秒倒计时，到零后开始抢答，成功后，显示选手号和对应LED亮。
按复主持人通过复位按键清除抢答信息，并重新开始。
直接在开发板板上使用。
关键词：抢答器；数码管；FPGA1、引言硬件描述语言（Hardware Description Language ）是硬件设计人员和电子设计自动化EDA工具之间的界面。
其主要目的是用来编写设计文件，建立电子系统行为级的仿真模型。
即利用计算机的巨大能力对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真，然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑Netlist，根据型仿真验证无误后用于制造ASI C 芯片或写入 EPLD和 FPGA 器件中。
Verilog HDL是一种硬件描述语言（ HD L:Hardware DiscriptionLanguage），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。
Verilog HDL就是在用途最广泛的C 语言的基础上发展起来的一种件描述语言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby在 1983年末首创的，最初只设计了一个仿真与验证工具，之后又陆续开发了相关的故障模拟与时序分析工具。
Verilog HDL的最大特点就是易学易用，如果有C 语言的编程经验，可以在一个较短的时间内很快的学习和掌握，因而可以把Verilog HDL内容安排在与 ASIC 设计等相关课程内部进行讲授，由于HDL语言本身是专门面向硬件与系统设计的，这样的安排可以使学习者同时获得设计实际电路的经验。
2.1系统总体框图和原理图2.1 系统总体框图抢答器整体电路设计有以下几个目标：（ 1）实现八人抢答器，有人抢答成功后，其他人再抢答无效；（ 2）通过倒计时来提示抢答开始，并在数码管上显示抢答者的序号以及显示相应LED灯·；（ 3）主持人通过复位按键清除抢答信息，并开始 9秒的答题倒计时，当倒计时结束时，此时可以开始抢答我们设计的总体方案是将整个任务分成4个部分即分频(延时)部分、抢答模块、倒计时显示模块并LED显示模块。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
基于FPGA的电子抢答器的程序设计摘要随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。
顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。
此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。
电路具有第一抢答信号的鉴别和锁存功能。
当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。
同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。
本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。
该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。
编程完成后，使用QuartersII工具软件进行编译仿真验证。
关键词：VHDL，FPGA，四路抢答器，仿真目录1 概述 (1)1.1 设计背景 (1)1.2 抢答器现状 (1)1.3 本论文主要完成的工作 (1)1.4 设计心得 (2)2 开发工具简介 (3)2.1 VHDL语言简介 (3)2.2 FPGA开发过程与应用 (4)2.2.1 FPGA发展历程及现状 (4)2.2.2 FPGA工作原理 (4)2.2.3 FPGA开发流程 (5)2.3 Quartus II软件 (6)3系统设计 (8)3.1 系统设计要求 (8)3.2 系统设计方案 (8)3.2.1 系统硬件设计方案 (8)3.2.2 系统软件设计方案 (8)3.3.3 系统原理详述 (10)4 电路程序设计及仿真 (12)4.1 抢答锁存模块设计 (12)4.1.1 VHDL源程序 (12)4.1.2 抢答锁存电路的模块 (13)4.2 仿真 (14)总结 (15)致谢 (17)参考文献 (18)郑州轻工业学院课程设计任务书题目基于FPGA的电子抢答器的程序设计专业班级电子信息工程10-1班学号姓名主要内容、基本要求、主要参考资料等：主要内容：抢答器是在竞赛、文体娱乐活动（抢答活动）中，能准确、公正、直观地判断出抢答者的机器。
要求学生使用硬件描述语言（Verilog 或者 VHDL）设计基于FPGA的电子抢答器的源程序。
实现如下功能：设计一个四路抢答器；在一路成功抢答有效后，其他三路均不能抢答，并且将抢答成功的一路用指示灯显示出来。
基本要求：1、学会quartusII的使用，掌握FPGA 的程序设计方法。
2、掌握硬件描述语言语法。
4、程序设计完成后要求在quartusII中实现功能仿真。
主要参考资料：1、褚振勇. FPGA设计及应用（第三版）[M].西安电子科技大学出版社.2012,42、陈怀琛.MATLAB及在电子信息课程中的应用[M].北京：电子工业出版社.2008,1完成期限：2013.6.21—2013.6.25指导教师签名：课程负责人签名：2013年6月18日1 概述1.1 设计背景现场可编程门阵列(简称FPGA)是20世纪80年代中期出现的高密度可编程逻辑器件,采用SRAM开关元件的FPGA是易失性的,每次重新加电, FPGA都要重新装入配置数据。
突出优点是可反复编程,系统上电时,给FPGA加载不同的配置数据,即可令其完成不同的硬件功能。
这种配置的改变甚至可以在系统的运行中进行,实现系统功能的动态重构。
“在系统可编程”(简称ISP)是指对器件、电路或整个电子系统的逻辑功能可随时进行修改或重构的能力,支持ISP技术的可编程逻辑器件称为在系统可编程逻辑器件，它不需要专门的编程器，利用计算机接口和一根下载电缆就可以对器件编程了。
本设计针对电子技术综合实验的要求，利用EDA技术中quartusII作为开发工具,设计了一款基于FPGA的智力竞赛抢答器。
1.2 抢答器现状在进行智力竞赛抢答题比赛时,各参赛者考虑后都想抢先答题。
如果没有合适的设备,有时难以分清他们的先后，使主持人感到为难。
为了使比赛能顺利进行,需要有一个能判断抢答先后的设备,我们将它称为智力竞赛抢答器。
在许多抢答竞赛、文体娱乐活动，为了准确、公正、直观地判断出第一抢答者，通常需要设置一台这样的抢答器，通过指示灯显示出第一抢答者。
1.3 本论文主要完成的工作本课程设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。
设计四路抢答器使用VHDL 硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。
编程完成后，使用QuartersII工具软件进行编译仿真验证。
系统达到要求：在一路成功抢答有效后，其他三路均不能抢答，并且将抢答成功的一路用指示灯显示出来。
1.4 设计心得通过这次课程设计，帮助我们加深理解FPGA程序设计方法，学会quartusII 软件的使用，了解简单多功能抢答器组成原理，掌握在quartusII中实现功能仿真的方法，相应地提高动手能力和排障能力，并且良好地巩固已学的理论知识，将硬件描述语言语法与实践相结合。
通过分析多功能抢答器各单元电路之间的关系及相互影响，从而能正确设计、计算定时计数的各个单元电路。
2 开发工具简介2.1 VHDL语言简介VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。
1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言。
自IEEE公布了VHDL的标准版本，IEEE-1076之后，各EDA 公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL 接口。
此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。
1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。
现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。
有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。
VHDL主要用于描述数字系统的结构，行为，功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点VHDL语言目前在数字设计领域已为广大设计者所接受，众多CAD厂商纷纷使自己新开发的电子设计软件与VHDL兼容，VHDL语言成了电子设计工程师必须掌握的工具。
在目前，CPU和可编程逻辑器件已经成为数字系统的硬件基础，从事数字系统的设计必须掌握可编程逻辑器件的设计方法，而VHDL语言作为可编程逻辑器件设计时最重要的输入方法，为所有可编程逻辑器件厂商所支持。
应用VHDL进行工程设计的优点是多方面的。
一、与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。
强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
二、VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
三、VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。
符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。
四、对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
五、VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
2.2 FPGA开发过程与应用随着现场可编程逻辑器件越来越高的集成度，加上不断出现的I/O标准、嵌入功能、高级时钟管理的支持，使得现场可编程逻辑器越来越广泛。
2.2.1 FPGA发展历程及现状从Xilinx公司推出了世界上第一片FPGA(现场可编程逻辑芯片)，FPGA已经历几十年的发展。
从最初的一千多可利用门，发展到90年代的几十万个可利用门，到十一世纪又陆续推出了几千万门的单片FPGA芯片。
FPGA使用灵活，适用性强，特别适用于复杂逻辑的设计，有利用电子系统小型化，而且其开发周期短、开发投入少、芯片价格不断降低，促使FPGA越来越多地取代了ASIC的市场。
2.2.2 FPGA工作原理FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。
FPGA的基本特点主要有：1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
3）FPGA内部有丰富的触发器和I／O引脚。
4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM 即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
因此，FPGA的使用非常灵活。
2.2.3 FPGA开发流程FPGA开发流程可以分为如下几步：①设计输入，设计输入主要包括原理图输入、状态图输入、波形图输入以及某种硬件描述语言，比如说是VHDL、Verilog的源程序。