中频处理部分

中频处理子系统
引言
1
1.1 引入
●软件无线电的关键技术：第一，需要研究一个开放式、可扩展、标准化的
软件、硬件平台结构。

第二，需要研究实现适合于软件无线电系统的高性
能射频、数字信号处理器件。

第三，需要研究适合于软件无线电的多波段、多速率、多模式信号接收理论和实现方法。

●一方面由于软件无线电在高中频甚至是在射频进行数字化，这样可以减少摹拟环节，
使得前端引入的噪声更少，信号失真更小，电路更简洁、软件无线电和普通的窄带接收机相比，瞬时处理的带宽更宽，动态范围更大、可扩展性更好。

●另一方面目前市场上的A/D转换器的采样频率不能达到射频所发射的频率，因此涉
及到变频至中频。

1.2 作用
●完成高速ADC、高速DAC、数字下变频（DDC）、数字上变频（DUC）功能；
●芯片通过监控子系统进行配置才干正常工作，实现摹拟信号和数字基带信号的互相转换●数字上变频（DUC）和数字下变频（DDC）功能逐渐由FPGA来实现；使用FPGA既
可以实现载波选频产品，也可以实现宽带选频产品；
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组成
2.1 ADC前端驱动电路－常用器件
2.1.1 Transformer
包含两类：普通的transformer或者balun
a)无源器件，不会给ADC前端带来额外的噪声，影响ADC SNR性能的测量；
b)可以有效地隔离信号源地直流分量；
c)使用不同匝数比的transformer，可以方便地实现升压或者降压
d)应用电路简单，调试方便；
2.1.2 有源器件(运放等)
a)可以提供增益输入，但是由于是有源器件，产生的噪声会影响到ADC的SNR性能；
b)外围电路较复杂，设计时需要考虑运放的输出阻抗、setting time 等指标与ADC 芯片的接口；
c)由于增益带宽积的存在，在宽带应用中受到限制。

基于以上特点的考虑，我们的设计中普通使用transformer 来驱动ADC 。

2.2 ADC 前端驱动电路－Trans 的主要指标
insertion loss(插入损耗)
实际的transformer 都会有插损，中频应用中普通在1dB 以下
input return loss （输入端回波损耗）：允许用户设计匹配电路在某些频段满足transformer 的响应特性
magnitude imbalance 和 phase imbalance （幅度不平衡和相位不平衡）：理想的transformer 的差分端信号应该是幅度相同相位相反的，实际的巴伦总存在幅度和相位的不平衡。

这种不平衡经过ADC 的传输特性后就会导致ADC 的输出信号中存在偶次谐波分量。

而且根据理论分析，相位不平衡对偶次谐波分量的影响更大。

2.3 ADC 前端驱动电路－设计注意事项
设计时尽量选用相位、幅度不平衡较小的transformer ，在中频频率低于100MHz 时，不平衡带来的影响较小，可以选择单transformer ；在中频频率高于100MHz 时，一定要选用双巴伦或者双transformer 来减小不平衡的影响。

下图是采用单transformer 、双巴伦和双transformer 时，幅度不平衡和相位不平衡随频率的变化曲线
由图可以看出，在高于100MHz 的应用时单transformer 的相位不平衡度恶化很严重，
使用双巴伦或者双transformer 可以有效地改善相位不平衡，代价就是幅度不平衡有些增加，前述分析也指出，幅度不平衡对二次谐波的恶化贡献很小，因此总的二次谐波分量是减小的。

设计时，使用双巴伦的设计可以根据需要只焊接一个巴伦从而节省单板成本，因此相对双transformer 的结构来说更灵便，实际中应用较多。

由于匝数比高的transformer 中不平衡问题较难解决，因此在设计中尽量选用1:1的
transformer 或者巴伦。

目前公司较多的1:1的transformer 有ADT1-1WT ，TC1-1T ，巴伦有ETC1-1-13（Maba-007159）、TC1-1-13等。

阻抗匹配的设计，目的：从transformer 输入端看进去的阻抗为50欧姆，可以在初级进行匹配，也可以在次级进行匹配。

其中RT=60.4Ω，Rs=25Ω，则
差分线到ADC 的摹拟输入口之间普通串一个小电阻用于隔离ADC 内部的开关信号对信号源的影响，布局时串阻要尽量挨近ADC 侧；如果ADC 要求输入的差分摹拟信号具备共模电压输入，注意加共模电压的方法
Ω=ΩΩ+ΩΩ=65.50)]1000501(66[58Rin Ω
=+Ω=1.4942*2510004.60Rin
2.4 A/D 2.4.1 原理
●
采样：奎斯特采样：max
_2i s
f
f ≥
带通信号采样：()()...3,2,1,01
241220=+=++=
n n f n f f fs H L 且()B f
f
f L
H
s
22=-=
●
量化：舍入法和截断法。

● 编码
2.4.2 主要性能
●
转换灵敏度
假设一个A/D 器件的性能输入电压范围为（-V ，V ），转换位数为n ，即它有2n 个量化电平，则它的量化电平为△V=2V/2n ，其中△V 也可以称之为转换灵敏度。

A/D 转换器的位数越多，器件的电压输入范围越小，它的转换灵敏度越高，也代表能分辨转换过后的量化电平越多，精度越高。

●
信噪比(SNR)
在量化过程中，存在量化噪声，通过A/D 的信噪比指标需要衡量A/D 器件对系统信号的影响。

可以通过提高采样频率，或者降低摹拟信号带宽都可以改善A/D 转换器的信噪比。

因此，有必要在A/D 采样之前加一个带通（或者低通）滤波器，限制信号带宽。

也可以利用数字滤波器，对采样后的数据进行滤波，把噪声功率滤除，提高信噪比。

●
有效转换位数(ENOB)
由于A/D 转换部件不能做到彻底线性，总会存在零点几位乃至一位的精度损失，从而影响/AD 的实际分辨率，降低转换位数。

有效转换位数可以通过测量各频率点的实际信噪比来计算。

总的来说，信号越大，信号频率越低，所能得到的有效转换位数越多。

●
孔径误差
这是由于摹拟信号转换成数字信号需要一定时间来完成采样、量化、编码等工作引起的。

对于一个动态摹拟信号。

在A/D 转换器接通的孔径时间里，
输入的摹拟信号的不确定导致输出的不确定误差。

在不少A/D 转换器芯片内有个采样保持电路(采样保持放大器SHA)，对于A/D 器件而言，在满足采样定理情况下，其所能处理的追高频率取决于SHA 的孔径时间。

也就是SHA 决定A/D 的最高工作频率，而A/D 编码速度决定了A/D 的采样速率。

无杂散动态(SFDR)
无杂散动态是指在第一Nyquist 区内测得信号幅度的有效值与最大杂散分量有效值之比的分贝数。

反映的是在A/D 输入端存在大信号时，能检测出有用小信号的能力。

2.5 DDC 2.5.1 引入
在数字信号处理中，采样后的数据速率越来越高，这对数字信号处理也提出了更高的要求，为了达到这种要求，一个办法是提高数字信号处理的速率；另一个办法是对采样后的数据进行降速处理。

DDC 在这样的环境下便应运而生了。

2.5.2 原理
NCO
Sin(wn)
Cos(wn)
LPF
LPF
抽取
抽取
I
Q
基带信号处理
数字下变频DDC
CIC
CIC
ADC
X(n)
图1 DDC 原理图
2.5.3 功能
将高速A/D 转换器的输出信号送入数字下变频器；经两个相乘器所构成的混频器后，将输入的数字信号和复正弦信号产生器产生的正交正弦信号相乘，相乘结果为I 、Q 两路信号；再分别经高抽取滤波器和CIC(积分梳状滤波器) 进行处理。

其输出是数据流的频率降低至基带信号频率。

满足了FPGA 处理信号的能力。

DDC ：信道化操作，降低基带信号速率，便于基带数据处理；数字下变频的滤波器设计对于频率选择性以及时延等指标起决定性作用；同时滤波器也决定了整机的阻塞特性。

2.6 D/ A
数模转换器
2.7 DUC
DUC：各载波合路，增加数据速率，减轻摹拟中频滤波器的设计压力。

案例分析
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3.1
输出低噪整体抬起
输出之后低噪整体抬起；
问题描述：AD9779
原因分析：该问题的原因可能有：AD9779
（DUC
芯片）虚焊，导
虚焊或者短路；GC5016
致某一位无输出；
解决方法及步骤：
检查AD9779焊接是否有虚焊或者断路。

若有短路，进行返修；若无短路进入第2步；
使用示波器检查GC5016输出给AD9779的32根数据线（顶层和底层各16根）是否都有信号。

若惟独某一位无信号，证明是GC5016虚焊，需要进行返修；若都有
信号，进入第3步。

单板进入测试模式，检查GC5016是否配置正常。

若配置不正常，检查LPC2214焊接是否有短路或者虚焊并进行返修，返修后仍配置不正常则将GC5016进行返修；
若配置正常，则更换AD9779。

3.2
数字部份增益减少
问题描述：DAC5682输出之后数字部份增益减少8dB摆布；
原因分析：DAC5682配置不正确或者焊接异常（虚焊或者短路）；DAC输出后射频链路不正常引起；
解决方法及步骤：
肉眼检查DAC5682是否焊接有问题，若没用问题，进入第2步；
如果有条件找同样的模块测试DAC5682输出是否正常，若不正常，检查配置是否正常，有必要时重新配置，若正常，进入第3步；
由于问题归结于射频链路，因此变得有顺序性，一路一路排查。

备注：W+G多模项目中，由于DAC5682输出之后的滤波电路有一些复杂且为浮现问
题的所在，难以定位测试点，对焊接带来了一定的影响。

增益受控
3.3
问题描述：模块联调时，后一级增益受控；
原因分析：为了使得设备在输入不稳定的情况下，输出电平保持一定的范围，因此在数字系统中引入了AGC的问题，而引起上述问题的原因，绝大多数因为
前级调试增益超过指标或者几近临界，造成AGC受控，而引起的问题；
解决方法及步骤：
单测前级增益，看是否在指标范围之内，如不在或者临界，降低前级增益，尽量使其满足指标，且留有一定余量；
测联调增益，增加后级增益，使其满足整个数字板链路增益的要求；
附：
1、关于实现AGC的问题：
例如：A/D输出是11位数据，而第一位是符号位为0，此时软件内部会有高门限值和低门限值的350=11 0101 0000，300=11 0000 0000，这两个值是通过系统的ALC转换后的值和实际测试得到的。

当A/D输出值超过最高门限的时候，软件会对衰减累加一的操作，之后继续判断是不是在规定的门限之内，直到AGC稳定，当累加到63=111111=31.5dB的时候，PE4302全部压下去，同时，监控端送来的值会累加衰减值同时作用，但是最大也不能超过31.5dB，至于我们所看到的OMT软件中设置值只能以1dB步进，这是监控的软件设置，理论上是可以0.5dB步进的。

有一些项目内部设定温补，意思是PE4302中一部份要预留给温补，同样用查表确定衰减配置系数的算法和PE4302是一样的。

只是衰减值送给的对象不一样而已。

2、关于AD之后信号的测量方法：
不少时候一旦涉及到数字部份出问题的时候，我们几乎束手无策，如果一步一步来，当然最开始的就是AD了，至于AD之后的信号怎么去判断它是否正确与否；
假使ADC输出的数据速率为61.44MHz，因此N位数据输出的频率都是61.44M，这个是用示波器可以看到的，而对于数据经过AD之后变换成数字信号的大小，这个是需要在同一时间下看到的，也就是说需要一个具备11个探头的示波器同时看具体一个时刻的值，这样的方法基本上也是不可能的了，因此需要通过SSCOM 查看内部寄存器来确定AD之后的数据是否正常。

4常用芯片引脚定义应用
4.1 AD80141
1~6，9~14：数字输出脚；
30，31：摹拟差分输入脚；
18，19，20：SPI总线；
38，39：时钟脚；
引脚定义见表1
表1
4.2 AD80206
4.2.1 拐角定义和封装说明
4.3 DAC5688
4.4 DAC5682。