时序逻辑电路习题与答案

第12章时序逻辑电路
自测题
一、填空题
1．时序逻辑电路按状态转换情况可分为时序电路和时序电路两大类。

2．按计数进制的不同，可将计数器分为、和N进制计数器等类型。

3．用来累计和寄存输入脉冲个数的电路称为。

4．时序逻辑电路在结构方面的特点是：由具有控制作用的电路和具记忆作用电路组成。

、
5．、寄存器的作用是用于、、数码指令等信息。

6．按计数过程中数值的增减来分，可将计数器分为为、和三种。

二、选择题
1．如题图12.1所示电路为某寄存器的一位，该寄存器为。

A、单拍接收数码寄存器；
B、双拍接收数码寄存器；
C、单向移位寄存器；
D、双向移位寄存器。

2．下列电路不属于时序逻辑电路的是。

A、数码寄存器；
B、编码器；
C、触发器；
D、可逆计数器。

3．下列逻辑电路不具有记忆功能的是。

A、译码器；
B、RS触发器；
C、寄存器；
D、计数器。

4．时序逻辑电路特点中，下列叙述正确的是。

A、电路任一时刻的输出只与当时输入信号有关；
B、电路任一时刻的输出只与电路原来状态有关；
C、电路任一时刻的输出与输入信号和电路原来状态均有关；
D、电路任一时刻的输出与输入信号和电路原来状态均无关。

5．具有记忆功能的逻辑电路是。

A、加法器；
B、显示器；
C、译码器；
D、计数器。

6．数码寄存器采用的输入输出方式为。

A、并行输入、并行输出；
B、串行输入、串行输出；
C、并行输入、串行输出；
D、并行输出、串行输入。

三、判断下面说法是否正确，用“√"或“×"表示在括号
1．寄存器具有存储数码和信号的功能。

( )
2．构成计数电路的器件必须有记忆能力。

( )
3．移位寄存器只能串行输出。

( )
4．移位寄存器就是数码寄存器，它们没有区别。

( )
5．同步时序电路的工作速度高于异步时序电路。

( )
6．移位寄存器有接收、暂存、清除和数码移位等作用。

（）
思考与练习题
时序逻辑电路的特点是什么?
时序逻辑电路与组合电路有何区别?
在图12.1电路作用下，数码寄存器的原始状态Q3Q2Q1Q0=1001，而输入数码D3D2D1D0=0110时，在CP的作用下，Q3Q2Q1Q0状态如何变化?
题图12.2所示移位寄存器的初始状态为111，画出连续3个C P脉冲作用下Q2Q1Q0各端的波形和状态表。

12.3.3，说明计数器的类型。

若初始状态Q1Q0=00，画出连续4个CP脉冲作用下的计数器的工作波形图。

试
分
析
题图12.4所示电路的逻辑功能，分析计数器的类型，作出在连续8个CP作用下，Q2Q1Q0的波形图。

(原态为000)
第十二章参考答案
自测题
一．1、同步；异步。

2、二进制；十进制。

3、计数器。

4、组合电路；触发器。

5、接收；暂存；传递。

6、递增计数器；递减计数器；可逆计数器。

二、1、B。

2、B。

3、A。

4、C。

5、D。

6、A。

三、1、√。

2、√。

3、×。

4、×。

5、√。

6、√。

思考与练习题
它在逻辑功能方面的特点是：电路的输出状态不仅与同一时刻的输入状态有关，而且与电路原状态有关；它在结构方面的特点是：由具有控制作用的逻辑电路和具有记忆作用的触发器组成。

二者的区别是：组合电路的输出仅与当前的输入有关，而时序逻辑电路的输出不仅与输入有关，而且还决定于电路原来的状态。

12.3.1当输入端D3D2D1D0=0110时，据D触发器的功能，在CP作用下Q3Q2Q1Q0相应置为0110。

由波形图可见：它只能计00到10三个数、CP 为同步控制形式、信号向左移动、Q 0Q 1依次累加，所以该电路为同步三进制加法计数器。

由波形图可见，电路为三位同步二进制减法计数器。

自
我测验题
1．图T4.1所
示为由或非门构成的基本SR 锁存器，输入S 、R 的约束条件是 。

A ．SR =0
B ．SR =1
C ．S +R =0
D ．S +R =1
≥1
≥1
Q
&
&
Q
S
R
G G 1
22
Q
Q
R
S
图T4.1 图T4.2
2．图T4.2所示为由与非门组成的基本SR 锁存器，为使锁存器处于“置1”状态，其R S ⋅应为 。

A ．R S ⋅=00
B ．R S ⋅=01
C ．R S ⋅=10
D ．R S ⋅=11
3．SR 锁存器电路如图所示，已知X 、Y 波形，判断Q 的波形应为A 、B 、C 、D 中的 B 。

假定锁存器的初始状态为0。

≥1
≥1
Q
Q
X
Y
X Y
A B
C D
不定不定
（a ） (b)
图
4．有一T 触发器，在T =1时，加上时钟脉冲，则触发器 。

A ．保持原态 B ．置0 C ．置1 D ．翻转
5．假设JK 触发器的现态Q n =0，要求Q n +1=0，则应使 。

A ．J=×，K =0 B ．J=0，K=× C ．J=1，K=× D ．J=K=1
6．电路如图T4.6所示。

实现A Q Q n n +=+1的电路是 。

A A
A A
A ．
B ．
C ．
D ．
图T4.6
7．电路如图T4.7所示。

实现n n Q Q =+1的电路是 。

CP
CP
CP
A ．
B ．
C ．
D ．
图T4.7
8．电路如图T4.8所示。

输出端Q 所得波形的频率为CP 信号二分频的电路为 。

1A ． B ． C ． D ．
图
9．将D 触发器改造成T 触发器，如图T4.9所示电路中的虚线框内应是 。

Q
T
图
A．或非门B．与非门C．异或门D．同或门
10．触发器异步输入端的作用是。

A．清0B．置1 C．接收时钟脉冲D．清0或置1
11．米里型时序逻辑电路的输出是。

A．只与输入有关
B．只与电路当前状态有关
C．与输入和电路当前状态均有关
D．与输入和电路当前状态均无关
12．摩尔型时序逻辑电路的输出是。

A．只与输入有关
B．只与电路当前状态有关
C．与输入和电路当前状态均有关
D．与输入和电路当前状态均无关
13．用n只触发器组成计数器，其最大计数模为。

A．n B．2n C．n2D．2 n
14．一个5位的二进制加计数器，由00000状态开始，经过75个时钟脉冲后，此计数
B．01100C．01010D．00111
图T4.15
16．电路如图T4.16所示，假设电路中各触发器的当前状态Q2Q1Q0为100，请问在时钟作用下，触发器下一状态Q2 Q1 Q0为。

2
图T4.16
A ．101
B ． 100
C ． 011
D ． 000
17．电路图T4.17所示。

设电路中各触发器当前状态Q 2 Q 1 Q 0为110，请问时钟CP 作用下，触发器下一状态为。

图T4.17
A ． 101
B ．010
C ．110
D ．111
18．电路如图T4.18所示，
74LS191具有异步置数的逻辑功能的加减计数器，其功能表如表所示。

已知电路的当前状态Q 3 Q 2 Q 1 Q 0为1100，请问在时钟作用下，电路的下一状态Q 3 Q 2 Q 1 Q 0为 。

图T4.18
A ． 1100
B ． 1011
C ． 1101
D ． 0000
表 74LS191功能表
19．下列功能的触发器中， 不能构成移位寄存器。

A ．SR 触发器
B ．JK 触发器
C ．
D 触发器 D ．T 和T ＇触发器。

所示电路的功能为 。

CP
A ．并行寄存器
B ．移位寄存器
C ．计数器
D ．序列信号发生器
21．4位移位寄存器，现态Q 0Q 1Q 2Q 3为1100，经左移1位后其次态为 。

A ．0011或1011 B ．1000或1001 C ．1011或1110 D ．0011或1111 22．现欲将一个数据串延时4个CP 的时间，则最简单的办法采用 。

A ．4位并行寄存器
B ．4位移位寄存器
C ． 4进制计数器
D ．4位加法器 23．一个四位串行数据，输入四位移位寄存器，时钟脉冲频率为1kHz ，经过 可转换为4位并行数据输出。

A ．8ms
B ．4ms
C ．8µs
D ．4µs
24．由3 A ．8和8 B ．6和3 C ．6和8 习 题
1．由或非门构成的基本SR 锁存器如图P4.1所示，已知输入端S 、R 的电压波形，试画出与之对应的Q 和Q 的波形。

S
R Q
Q
S
R
1
G 2
G
图P4.1
解：
Q
Q
R S
2．由与非门构成的基本SR 锁存器如图P4.2所示，已知输入端 S 、R 的电压波形，试画出与之对应的Q 和Q 的波形。

Q
Q
Q
Q
S R
2
G
图P4.2
解：
Q
Q
S
R
3．已知双门锁存器如图P4.3所示，试写出该锁存器的特性方程。

Q
A
Q
B
R
S
Q
Q
图P4.3
解：先写出电路特性表。

卡诺图
100011110A
BQ n
01
1101
1
1
1
Q n+1
B A Q Q ++=+n 1n
4．写出锁存器的特性方程
解： CP =0时；R D =S D =0，Q n+1=Q n
CP =1时；S R R =D ，S D =S ，⎪⎭
⎪
⎬⎫=+=+0D D D D 1R S Q R S Q n n
5．钟控SR 锁存器符号如图P4.5（a ）所示，设初始状态为0，如果给定CP 、S 、R 的
波形如图P4.5（b ）所示，试画出相应的输出Q 波形。

Q
Q CP S R Q
（a ） （b ）
图
解：
CP S R Q
6．（1）分析图P4.6（a ）所示由CMOS 传输门构成的钟控D 锁存器的工作原理。

Q
CP G 2Q
D
图P4.6（a ）
（2）分析图P4.6（b ）所示主从D 触发器的工作原理。

Q
D
图P4.6（b ）
（3）有如图P4.6（c ）所示波形加在图P4.6（a ）（b ）所示的锁存器和触发器上，画出它们的输出波形。

设初始状态为0。

CP D
图P4.6（c ）
解：（1）图所示是用两个非门和两个传输门构成的钟控D 锁存器。

当CP =1时，C =0、C =1，TG 1导通，TG 2断开，数据D 直接送到Q 和Q 端，输出会随D 的改变而改变。

但G 1、G 2没有形成正反馈，不具备锁定功能，此时称电路处于接收数据状态；CP 变为低电平0时，C =1，C =0，TG 1断开，TG 2导通， G 1、G 2形成正反馈，构成双稳态电路。

由于G 1、G 2输入端存在的分布电容对逻辑电平有短暂的保持作用，因此，电路输出状态将锁定在CP 信号由1变0前瞬间D 信号所确定的状态。

（2）由两个D锁存器构成的主从D触发器，采用上升沿触发方式，原理分析可参考4.2.1节有关内容。

（3）D锁存器输出波形图
CP
D
Q
D触发器输出波形图
CP
D
Q
7．图P4.7（a）所示的为由D锁存器和门电路组成的系统，锁存器和门电路的开关参数如下：
锁存器传输延时t pd（DQ）=15ns，t pd（CQ）=12ns，建立时间t SU=20ns；保持时间t H=0ns。

与门的传输延迟时间t pdAND=16ns，或门的传输延迟时间t pdOR=18ns，异或门的传输延迟时间t pdXOR=22ns。

（1）求系统的数据输入建立时间t SUsys；
（2）系统的时钟及数据输入1的波形如图P4.7（b）所示。

假设数据输入2和数据输入3均恒定为0，请画出Q的波形，并标明Q对于时钟及数据输入1的延迟。

数据输入1
时钟输入
控制输入
数据输入1
时钟
数据输入2
数据输入3
（a）（b）
图P4.7
解：（1）系统的数据输入建立时间t SUsys=或门的传输延迟+异或门的传输延迟+锁存器的建立时间-与门的传输延迟=t pdOR+t pdXOR+ t SU- t pdAND =18ns+22ns+20ns-16 ns =44ns。

（2）
数据输入1
时钟
8．有一上升沿触发的JK 触发器如图P4.8（a ）所示，已知CP 、J 、K 信号波形如图P4.8（b ）所示，画出Q 端的波形。

（设触发器的初始态为0）
Q Q
J CP K Q
（a ） （b ）
图
解：
Q
K J CP
9． 试画出如图所示时序电路在一系列CP 信号作用下，Q 0、Q 1、Q 2的输出电压波形。

设触发器的初始状态为Q =0。

Q 0
Q 1
Q 2
CP
图
解：先画Q 0波形，再画Q 1波形，最后画Q 2波形。

CP
0Q 1Q 2
Q
10．有一简单时序逻辑电路如图所示，试写出当C = 0和C =1时，电路的状态方程Q n +1，并说出各自实现的功能。

C
X
图P4. 10
解：当C =0时，J =X ，K=X
n n n n n Q X Q X Q K Q J Q +=+=+1 为T 触发器
当C =1时， J =X X K = X Q K Q J Q n n n =+=+1 为D 触发器
11．用上升沿D 触发器和门电路设计一个带使能EN 的上升沿D 触发器，要求当EN =0时，时钟脉冲加入后触发器也不转换；当EN =1时，当时钟加入后触发器正常工作，注：触发器只允许在上升沿转换。

解：当EN =0 ，Q n+1=Q n ；当EN =1，Q n+1=D ，则
D EN Q EN Q n n ⋅+⋅=+11，令D EN Q EN D n ⋅+⋅=1即可。

12．由JK 触发器和D 触发器构成的电路如图P4.12（a ）所示，各输入端波形如图P4.12（b ），当各个触发器的初态为0时，试画出Q 0和Q 1端的波形，并说明此电路的功能。

B
A Q 0Q 1
A
B
（a ） （b ）
图P4.12
解：
B A Q 0Q 1
根据电路波形，它是一个单发脉冲发生器，A 可以为随机信号，每一个A 信号的下降沿后；Q 1端输出一个脉宽周期的脉冲。

13．时序电路如图P4.13（a ）所示。

给定CP 和A 的波形如图P4.13（b ）所示，画出Q 1、Q 2、Q 3的波形，假设初始状态为0。

A
CP
（a ）
A CP Q 1Q 2Q 3
（b ）
解：n n Q Q 111=+ ，n Q R 31=，n n n n Q Q Q Q 23112=+，n
n n n Q Q Q Q 32113=+
A CP Q 1Q 2Q 3
14．分析图示电路，要求：
（1）写出JK 触发器的状态方程；
（2）用X 、Y 、Q n 作变量，写出P 和Q n+1的函数表达式； （3）列出真值表，说明电路完成何种逻辑功能。

X
Y P
CP
解：（1）n n n n n n n YQ XQ XY Q Y X Q XY Q K Q J Q ++=++=+=+)(1
（3）串行加法器
15．试分析如图P4.15同步时序逻辑电路，并写出分析过程。

CP
图P4.15
解：（1）写出驱动方程
n
n Q K Q J 2
020==
n
n Q K Q J 0
101==
n
n n Q K Q Q J 2
2102==
（2）写出状态方程
n n n n n Q Q Q Q Q 020210+=+，n n n n n Q Q Q Q Q 101011+=+，n n n n Q Q Q Q 21012=+
（3）列出状态转换真值表
（4）画出状态转换图
2Q 1Q 0
Q
（5）自启动校验，能够自启动
（6）结论：具有自启动能力的同步五进制加法计数器。

16．同步时序电路如图P4.16所示。

（1）试分析图中虚线框电路，画出Q 0、Q 1、Q 2波形，并说明虚线框内电路的逻辑功能。

（2）若把电路中的Y 输出和置零端D R 连接在一起，试说明当X 0X 1X 2为110时，整个电路的逻辑功能。

图P4.16
解：（1）写出每级触发器的状态方程
n n n n Q Q Q Q 0121
2
=+ ，n n n n n Q Q Q Q Q 01011
1
+=+，n
n n Q Q Q 021
=+
分析后，其状态转换图为：
2Q 1
Q 3Q
所以波形图为：
CP 0Q 1Q 2
Q
电路是一个同步五进制可以自启动的加法计数器 （2）()()()231201Q X Q X Q X Y ⊕+⊕+⊕=， 当X 1X 2X 3=110时，
210Q Q Q Y ++=，
当Q 2Q 1Q 0出现011状态时，0==Y R D 使计数器的状态清0，故此种情况下，整个电路功能为一个三进制加法计数器。

17．试用D 触发器设计一个同步五进制加法计数器，要求写出设计过程。

解：
（1）状态转换图
2Q 1
Q 3Q
（3）求状态方程
n
Q 21
2+n Q 00100
×
×
n
n Q Q 0
1n
Q 21
1+n Q 01010
×
×
n
n Q Q 0
1n
Q 210+n Q 10010
×
×
n
n Q Q 010*********
000111100001111001
01
×
×
×
n n n Q Q Q 0112=+ n n n n n Q Q Q Q Q 010111+=+ n
n n Q Q Q 0
210=+ （4）驱动方程
n n Q Q D 012=，n n Q Q D 011⊕=，n n Q Q D 020=
（5）逻辑图
CP
（6）自启动检验。

18
．设计三相步进电机控制器：工作在三相单双六拍正转方式，即在CP 作用下控制三个线圈A 、B 、C 按以下方式轮流通电。

解：将A 、B 、C 分别由三个触发器（Q 2、Q 1、Q 0）的输出，则可画出状态转换图：
2Q 1Q 0
Q
根据状态转换图列出状态真值表 （2）状态真值表
0 1 1 0 0
1 1 1 1 × × ×
（3）求状态方程
n
Q 21
2+n Q ×1001
n n n n n Q Q Q Q Q 011212+=+n
n Q Q 0
1n
Q 21
1+n Q 001
n
n Q Q 01n
Q 210+n Q 0
110
n
n n n Q Q Q Q 01210+=+n
n Q Q 0
10001111001
0001111001
0001111001
1
11
10
×
××
n n n n n Q Q Q Q Q 010211+=+××
（4）逻辑图
CP
1D C1FF 1
1D C1FF 2
Q 2Q 12
Q 1
Q 1D C1FF 0
Q 00
Q ≥1
&
Q 01Q &Q 2≥1
&
Q 1
0Q &Q 2≥1
Q 12Q &
Q 0A
B
C
（4）仿真结果
19．表P4.19为循环BCD 码的编码表，试用JK 触发器设计一个循环BCD 码十进制同步加法计数器，并将其输出信号用与非门电路译码后控制交通灯：红灯R 、绿灯G 和黄灯Y 。

要求一个工作循环为：红灯亮30秒，黄灯亮10秒，绿灯亮50秒，黄灯亮10秒。

要求写出设计过程，并画出CP 、R 、G 和Y 的波形图。

写出设计过程并用QuartusII 软件仿真。

表P4.19 循环BCD 码
十进制数
D C B A 十进制数
D C B A 0 0 0 0 0 5 1 1 1 0 1 0 0 0 1 6 1 0 1 0 2 0 0 1 1 7 1 0 1 1 3 0 0 1 0 8 1 0 0 1 4
1
1
9
1
解：（1）列出状态真值表
n Q 3
n Q 2
n Q 1
n Q 0
13+n Q
12+n Q
11+n Q
10+n Q
0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 1 1 0 0 0 1 1 0 0 1 0 0 1 0 0 ×1 ×1 ×0 ×1 0 1 0 1 ×1 ×1 ×1 ×1 0 1 1 0 1 1 1 0 0 1 1 1 ×1 ×1 ×1 ×0 1 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 1
1
1
1
1
（2）求状态方程
n 3Q 000011
1
1××××0
1
××000110
11n
2
Q n
1Q n 0Q 1
n 3+Q 101101001
n 2
+Q n 3Q 000110
0××××0
××000110
11n
2
Q n
1Q n
0Q 10110100
n
n n n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 3
0102320130233213）（++=++=+ n
n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q 23201301233212+=+=+
1n 1+Q 1
n 0
+Q n 3Q 011111
1××××0
××000110
11n
2
Q n 1Q n 0
Q 10110100n 3Q 110001
1
0××××0
××000110
11n
2
Q n
1Q n
0Q 10110100
n
n n n n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q 1
30103013130111）（++=++=+ n
n n n n n
n
n n n n n n
n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 0
12313
012313
1231310）（）（+++=+=+
（3）驱动方程
n Q J 23=，n
n n n Q Q Q Q K 01023+=
n
n n Q Q Q J 0132=，n Q K 32= n
n Q Q J 0
31=，n n Q Q K 301= n
n n n n Q Q Q Q Q J 123130+=，n n n n n Q Q Q Q Q K 12313
0+= （4）电路图
CP
（5）自启动校验
从状态表可知，无效状态通过几个CP 脉冲以后能够进入有效循环，所以能够自启动。

（6）译码电路设计
表达式 n
3Q 111000
0××××0
××000110
11n
2
Q n 1Q n
Q 10110100n
3Q 000011
1
1××××0
1
××000110
11n 2
Q n 1Q n
Q 10110100n 3Q 000100
0××××1
××000110
11n
2
Q n
1Q n
0Q 10110100R G Y
0313Q Q Q Q R += 13032Q Q Q Q Q G ++= 0130123Q Q Q Q Q Q Q Y +=
仿真波形
20．图P4.20为一个米里型序列检测器的状态转换图。

用D 触发器实现该电路，并用QuartusII 软件对该电路进行仿真，说明逻辑功能。

（S 0、S 1、S 2的编码分别为00、01、11）
S
Z
/X 1/0
1/0
1/1
0/0
S 0
S 1
S 2
图P4.20
解：（1）根据题意列出电路的状态表：
X n Q 1
n Q 0 11+n Q 10+n Q
Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 1× 0× 0× 1
1
0×
0×
1×
（2）状态方程：
X
1
1+n Q 00×0
×
1
1n
n Q Q 0
11
000011110X
Z
00×00
×
1
n
n Q Q 011
000011110X
10+n Q 01×11
×
1
n
n Q Q 0
101
00011110 10111Q X Q Q X Q n +=+， 101
Q X Q X Q n +=+， 1XQ Z = （3）输出方程：1XQ Z = （4）驱动方程：
1011Q X Q Q X D += 100Q X Q X D +=
（5）电路图
&
Z
1D
C1
CP
1D C1
X
FF 0FF 1&≥1
&≥1
1
Q 1
Q 0
（6）仿真结果
逻辑功能：该电路统计输入1的个数，当X 输入3个1（不需要连续输入）时，输出Z 为1。

21．设计一个串行编码转换器，把一个8421BCD 码转换成余3BCD 码。

输入序列（X ）和输出序列均由最低有效位开始串行输入和输出。

要求将串行编码转换器设计成米里型状态机。

解：如果8421BCD 码的所有位同时可用，那么码转换器可以用一个4输入-4输出的组合逻辑电路来实现。

但在这里BCD 码是串行传输的数据，因此，必须用时序逻辑电路来实现。

（1）列出状态转换图
表1所示为8421BCD 码和余3BCD 码的对应表
状态设定
设初始状态为S0，当8421BCD 码第一位到达时，如果X=0，加上1，则Y=1（没有进位），进入状态S1（表示第一次加运算后没有进位）；如果X=1，加上1，则Y=0（有进位），进入状态S2（表示有进位）。

当8421BCD 码第二位到达时，如果在状态S1，则若X=0，加上1，则Y=1，且没有进位，进入状态S3；若X=1，加上1，则Y=0，且有进位，进入状态S4。

如果在状态S2，则若X=0，加上1，则Y=0，且有进位，进入状态S4；若X=1，加上1，则Y=1，且有进位，进入状态S4。

当8421BCD 码第三位到达时，如果状态为S3，则无任X=0还是为1，进入状态S5（无进位）；如果状态为S4，当X=0时，进入状态S5，如果X=1，状态进入S6。

当8421BCD 码第四位到达时，不管状态为S5还是S6均回到S0。

状态转换图如图所示。

0/00/1
1/1
状态表
状态编码
为了减少逻辑门的数量，状态编码采用以下原则：
（1）在给定输入的情况下，有相同次态的状态应给予只有一位不同的相邻赋值； （2）同一状态的次态应给予相邻赋值；
（3）在给定输入的情况下，输出相同的状态给予相邻赋值。

因此，状态编码如图所示。

n
Q 2S0
S1n
n Q Q 011
000011110S2
S5
S3
S6S4
根据状态编码，列出状态转换真值表。

X 0110100
0×××
1
1000110
11n
2
Q n 1Q n
Q 1n +2Q 1011010000X 0110101
1×××
1
1000110
11n
2
Q n 1Q n
Q
1n +1Q 1011010010X 1100000
1×××
1
1
0000110
11n 2
Q
n 1Q n 0Q 1n +0Q 1011010010X 1111110
0×××
0000110
11n
2
Q n 1Q n
0Q Y
1011010010n
n n n n n n 1n 01012022Q Q X Q Q Q Q Q X Q ++=+n
1n 01Q Q =+n
1n 10Q Q =+n
n 22XQ Q X Y +=
逻辑图
X
Y
22．根据同步二进制计数器的构成规律，用上升沿触发T 触发器和与非门设计8进制加减计数器，当M =0时为加法计数器，当M =1时为减法计数器，并要有进位和借位输出信号。

画出电路。

解：
M
23．由四位二进制计数器74161及门电路组成的时序电路如图P4.23所示。

要求： （1）分别列出X =0和X =1时的状态图； （2）指出该电路的功能。

1
&
1
112
Q 32
D 3CO
LD R D
11
Y
图P4.23 图P4.24
2Q 1Q 0
Q 3Q
解：（1）X =0时，电路为8进制加计数器，状态转换图为：
2Q 1Q 0
Q 3Q
（2）X =1时，电路为5进制加计数器，状态转换图为：
2Q 1Q 0
Q 3Q
24．由四位二进制计数器74161组成的时序电路如图P4.24所示。

列出电路的状态表，假设CP 信号频率为5kHz ，求出输出端Y 的频率。

解：状态图如图所示：
F 信号为CP 信号的五分频，因此其频率为1kHz 。

25．由四位二进制计数器74LS161和4位比较器74LS85构成的时序电路如图P4.25所示。

试求：
（1）该电路的状态转换图； （2）工作波形图；
（3）简述电路的逻辑功能；
（4）对电路做适当修改，实现N （N ＜16）进制计数 。

1
P4.25
解：（1）
2Q 1Q 0
Q 3Q
（2）
CP Q 0Q 2Q 1Q
3
（3）11进制加法计数器
（4）将N 从74LS85的B 3B 2B 1B 0输入即可。

26．如图为由计数器和数据选择器构成的序列信号发生器，74161为四位二进制计数器，74LS151为8选1数据选择器。

请问：
（1）74161接成了几进制的计数器？
（2）画出输出CP 、Q 0、Q 1、Q 2、L 的波形（CP 波形不少于10个周期）。

11
CP
图
解：（1）74161接成6进制计数器 （2） 波形如下：
CP 0
Q 1Q 2Q L
27．试分析如图所示电路的逻辑功能。

图中74LS160为十进制同步加法计数器，其功能如表所示。

CP
1
C
图
表 74LS160功能表
解：28进制加法计数器。

（8421BCD 码输出）
28．用74161构成十一进制计数器。

要求分别用“清零法”和“置数法”实现。

解：（1）清零法
2Q 1Q 0
Q 3Q
11
（2）置数法
2Q 1Q 0
Q 3Q
11
29．试用图P4.29（a ）所示的电路和最少的门电路实现图P4.29（b ）的功能，要求发光二极管亮三秒暗四秒，……，周期性地重复。

TTL
CP
（a ） （b ）
图P4.29
解：
11
Q
30．用十六进制同步加法计数器74161设计能自启动的2421BCD 码十进制加法计数器，可用必要的门电路。

解：2421BCD 码的状态转换图
2Q 1Q 0
Q 3Q
计至0100时置1011：23LD Q Q ，D 3D 2D 1D 0=1011 ，连线图为：
11
31．设计一个可控计数器，X =0时实现8421BCD 码计数器，X =1时实现2421BCD 码计数器。

解：X =0时，计至9时置0000：03Q Q LD =，D 3D 2D 1D 0=0000
X =1时，计至4时置1011：23Q Q LD =，D 3D 2D 1D 0=1011 2303Q Q X Q Q X LD +=，D 2=0，D 3=D 1=D 0=X
11CP
32．如图P4.32所示为用两片74161构成的100进制计数器，两片74161采用同一时钟信号，每片74161均接成10进制计数器，然后级联。

试用QuartusII 软件对电路仿真，从仿真结果判断能否实现100进制计数，并分析原因。

如不能实现100进制计数，请对电路做适当改进，并用QuartusII 对电路重新仿真。

11
1RD
CP
LD
1
RD
LD
&1
&
Q 0Q 3Q 2Q 1ET
EP
CP D 0D 3
D 2D 1CO
LD RD Q 0Q 3Q 2Q 1ET
EP CP D 0D 3
D 2D 1CO LD
RD
74161（片0）74161（片1）
2
解：无法实现100进制计数，因为，当计数到10010000（90）时，再来一个CP 脉冲就进入00000001（01）。

其仿真结果为：
改进后电路
111
D
R CP
LD
1
LD
&
&
Q 0Q 3Q 2Q 1ET
EP
CP D 0D 3D 2D 1CO
LD
R D Q 0Q 3Q 2Q 1ET
EP CP D 0D 3D 2D 1CO LD
R D
74161（片0）74161（片1）D
R 1
对改进后电路的仿真结果：
33．用两片集成计数器74161构成75进制计数器，画出连线图。

解：
CP
34．用两片74161和门电路实现同步双模计数器。

当M =0时24进制，M =1时60进制，要求电路不能过渡状态。

解： M =0时： 234210==LD P Q Q Q Q ⋅⋅⋅ M =1时： 5954310==LD P Q Q Q Q Q ⋅⋅⋅⋅ 421054310=+LD MQ Q Q Q MQ Q Q Q Q ⋅⋅⋅⋅
CP
Q 4Q 5Q 6Q 7
35．中规模集成计数器74LS193引脚图和逻辑符号、功能表分别如图和如表所示，其中CO 和BO 分别为进位和借位输出。

（1）请画出进行加法计数实验时的实际连接电路。

（2）试通过外部的适当连线，将74LS193连接成8421BCD 码的十进制减法计数器。

LD 74LS193
CO BO 1
2
3
4
56
7
8
16151413121110
9
GND V CC D 0RD D 2D 3
D 1Q 1Q 0CP D CP U Q 2Q 3引脚图
逻辑符号
图 表
解：（1）进行加法计数实验时的电路连接如图，CP D 接1，CP U 接计数脉冲，RD =0，LD
接1，输出为Q 3、Q 2、Q 1、Q 0。

CO BO 11
001
（2）要求按8421编码十进制减法计数时，电路图如上右图所示，状态转换图为
2Q 1Q 0
Q 3Q 由功能表可知，74LS193是异步置数，因此当出现0000后，先出现1111，才能把计数器置成1001，随后开始减法计数，电路如图所示。

36．电路如图P4.36所示，设各触发器的初始状态为0。

请画出在输入信号作用下，对应的输出Q 0、Q 1的波形，并描述电路实现的功能。

Q 0
Q 1
Q 1
Q 0X CP
图P4.36
解：（1）波形图：
Q 1
Q 0X
CP
（2）功能：右移寄存器
37．一逻辑电路如图所示，试画出时序电路部分的状态图，并画出在CP 作用下2—4译码器74LS139输出0Y 、1Y 、2Y 、3Y 的波形，设Q 1、Q 0的初态为0。

2线—4线译码器的逻辑功能为：当0=EN 时，电路处于工作状态，010A A Y =，011A A Y =，
012A A Y =，013A A Y =。

74LS139
3
Y 2Y 1Y 0Y
CP
0Y 1Y 2Y 3
Y
图
解：（1）状态转换图
Q 1Q 0
（2）波形图
t t t t t
38．图P4.38所示右移寄存器中，已存入110101数码，JK 触发器的初始状态为0。

在
CP脉冲作用下，试画出J、Q和Z端的波形。

Z
Q
J
CP
图P4.38
解：
Z
Q
J
CP
39．分析如图P4.39所示电路，画出状态转换图和时序图，并说明CP和Q2是几分频。

×
×
×
×
×
&
1
74LS194
D
R
D
IR
D
IL
CP D
D
1
D
2
D
3
Q
Q
1
Q
2
Q
3S0
S
1
CP R
D
图P4.39
解：从图所示电路图可知，S1S0=01，根据表4.8-3所示的74LS194功能表，电路处于
右移功能。

右移数据输入端的逻辑表达式为：
3
2
IR
Q
Q
D 。

图中异步清零端D
R加了一负脉冲，使寄存器的初始状态Q0Q1Q2Q3=0000状态图。

Q
Q
1
Q
2
Q
3
根据状态图，可画出如图所示的时序图。

CP Q 0Q 2Q 1Q 3
从上述时序图可知，CP 与Q 2之间的关系为七分频。

40．画出如图0所示由移位寄存器时序电路状态转换图和对应的输出Y 。

74LS194
D IR
D IL
CP D 0D 1D 2D 3Q 0Q 1Q 2Q 3S 0
S 1
R D
1
1
1
1
CP
1
1&
&
A 0A 1A 2
E 1E 2E 3
Y 0Y 1Y 2Y 3Y 4Y 5Y 7
Y 61
0Y
解：状态转换图
0000/01000/11100/01110/10111/00001/0
0011/1Q 0Q 1Q 2Q 3/Y
41．采用如图P4.41所示的二片74LS194双向移位寄存器、一个1位全加器和一个D 型触发器设计两个4位二进制数A =A 3A 2A 1A 0、B =B 3B 2B 1B 0的加法电路。

要求画出电路，说明所设计电路的工作过程以及最后输出结果在何处。

图P4.41
解：
CP
工作过程：
先将CLR 置成低电平，将D 触发清零，并使74LS194处于并行置数功能，在CP 脉冲上升沿的作用下，将两个4位二进制数置入双向移位寄存器74LS194；
将CLR 恢复成高电平，使74LS194处于左移功能，在4个CP 脉冲的作用下，完成加法运算，结果存在79LS194（0）中，4位加法器的进位输出存在D 触发器中。

CP 和CLR 的时序如下：
CP
CLR。