fpga___8-3编码器的设计
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实验4 8-3编码器的设计
一、实验目的
学习采用VHDL设计8-3编码器，并使用MAX+plus Ⅱ进行仿真。
二、实验条件
1、PC机一台。
2、开发软件：Max+plusⅡ。
3、实验设备：GW48-CK EDA实验开发系统。
4、选用芯片：ACEX系列EP1K30TC144-3。
三、实验原理：
编码器可将2N个分离的信息代码以N个二进制码来表示。
编码器常常应用于影音压缩或通信方面，以达到精简传输量的目的。
可以将编码器看成压缩电路，译码器看成解压缩电路。
传送数据前先用编码器压缩数据后再传送出去，在接收端则由译码器将数据解压缩，还原为原来的数据。
这样，在传送过程中，就可以以N个数码来代替2N个数码的数据量，以提升传输效率。
编码器又分为普通编码器和优先级编码器。
优先级编码器常用于中断的优先级控制，如图1所示，74LS148是一个8输入，3位二进制码输出的优先级编码器，表1为74LS148真值表。
当某一个输入有效时，就可以输出一个对应的3位二进制编码。
另外，当同时有几个输入有效时，将输出优先级最高的那个输入所对应的二进制编码。
图1 8-3编码器74LS148管脚图
表 1 74LS148真值表
四、实验步骤
1、按照Max+plusⅡ的使用步骤，参考74LS148的相关资料，利用MAX+plusⅡ完成8-3编码器的文本输入和仿真等步骤，给出VHDL程序及仿真波形。
2、在GW-48实验系统上下载验证，记录管脚设置。
五、实验报告：根据以上的实验内容写出实验报告，程序设计；给出程序分析报告、仿真波形图及其分析报告。
六、参考资料
1、参考程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY ENCODE8_3 IS
PORT (A :IN STD_LOGIC_VECTOR(7 DOWNTO 0);
Y :OUT STD_LOGIC_VECTOR(2 DOWNTO 0));
END ENTITY ENCODE8_3;
ARCHITECTURE ART OF ENCODE8_3 IS
BEGIN
WITH A SELECT
Y<="000"WHEN"11111110",
"001"WHEN"11111101",
"010"WHEN"11111011",
"011"WHEN"11110111",
"100"WHEN"11101111",
"101"WHEN"11011111",
"110"WHEN"10111111",
"111"WHEN"01111111",
"000"WHEN OTHERS;
END ARCHITECTURE ART;
2、波形仿真结果
图2 波形仿真图
3、管脚参考设置
图3 管脚参考设置。