一种基于BCH码的NAND+Flash控制器的研究与设计

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华 中 科 技 大 学 硕 士 学 位 论 文 目录
摘 要............................................................................................................. I
Abstract ........................................................................................................... II 目录.................................................................................................................III 1 绪论 1.1 课题背景和意义 .................................................................................. (1) 1.2 NAND Flash 存储器介绍 ....................................................................... (1) 1.3 常用纠错码分析 ..................................................................................... (3) 1.4 NAND Flash 控制器研究现状 ............................................................... (3) 1.5 本文的主要内容及结构安排 ................................................................ (4) 2 BCH 码和 NAND Flash 存储器的理论基础 2.1 有限域和线性分组码 ............................................................................ (7) 2.2 BCH 码 .................................................................................................... (9) 2.3 NAND Flash 的存储架构和外部接口 ................................................. (12) 2.4 NAND Flash 的操作时序 ..................................................................... (15) 2.5 本章小结 .............................................................................................. (19) 3 BCH 编译码模块设计 3.1 BCH 码参数设计 .................................................................................. (20) 3.2 并行 BCH 编码器设计 ........................................................................ (21) 3.3 并行 BCH 译码器设计 ........................................................................ (24) 3.4 本章小节 .............................................................................................. (33) 4 NAND Flash 控制器主控模块设计 4.1 NAND Flash 控制器的总体架构 ......................................................... (35) 4.2 主控模块设计 ...................................................................................... (36) 4.3 控制器的主要操作 .............................................................................. (41) 4.4 本章小节 ............................................................................................... (44) 5 仿真验证与综合版图 5.1 功能仿真 .............................................................................................. (45)
学位论文作者签名： 日期： 科 技 大 学 硕 士 学 位 论 文 摘 要
NAND Flash 存储架构和制造工艺的发展在降低 NAND Flash 存储器成本的同 时，也使得 NAND Flash 存储器产生错误的概率大大提高，可靠性降低，对 NAND Flash 控制器的纠错能力提出了更高要求。 BCH 码是由一种能够纠正多个随机性错误 的有限域中的线性分组码，本文对一种基于 BCH 码的 NAND Flash 控制器进行研究 和设计。 首先，本文介绍了 NAND Flash 存储器的发展历史，NAND Flash 产生错位的原 理和 BCH 纠错码的基本知识，给出了 NAND Flash 控制器的整体架构，分析了 BCH 纠错码的理论基础，介绍了 NAND Flash 存储器的存储结构、外部接口和操作时序。 其次，根据 BCH 码的理论基础确定了本文 BCH 编译码模块的设计参数为 (8640,8192,32)，计算出了本文采用的 BCH 码最小多项式和生成多项式，设计了 8 位 并行的 BCH 编码器。结合 BCH 译码器的数据流特点，采用了两级流水线的 BCH 译 码器结构，设计了 8 位并行的 BCH 译码器。 然后， 在分析 NAND Flash 操作时序的基础上设计了 NAND Flash 控制器的主控 模块。给出了控制器的总体架构和模块划分，详细介绍了控制器的寄存器组，给出 了主控逻辑的设计过程，并详细介绍了 NAND Flash 控制器读数据、写数据、块擦除 等操作的实现方法。 最后，对 BCH 编译码模块和 NAND Flash 控制器进行了功能仿真，分析了仿真 结果，并在 12.5MHz 的时钟频率下对所设计的 NAND Flash 控制器进行了 FPGA 验 证， 仿真验证结果表明所设计的控制器能够对 NAND Flash 进行正常的读数据、 写数 据、块擦除等操作，并能在每组 1KB 数据中不多于 32 比特错误时进行纠错。
分 类 号 学校代码 10487
学号 M201172185 密级
硕士学位论文
一种基于 BCH 码的 NAND Flash 控制器的研 究与设计
学位申请人： 程文韶 学科专业： 指导教师： 答辩日期： 集成电路工程 刘冬生 副教授
2013 年 5 月 26 日
A Dissertation Submitted in Partial Fulfillment of the Requirements For the Degree of Master of Engineering
nandflashcontrollereccbchcodeiii目录ii目录绪论11课题背景和意义12nandflash存储器介绍13常用纠错码分析14nandflash控制器研究现状15本文的主要内容及结构安排bch码和nandflash存储器的理论基础21有限域和线性分组码22bch23nandflash的存储架构和外部接口1224nandflash的操作时序1525本章小结bch编译码模块设计31bch码参数设计2032并行bch编码器设计2133并行bch译码器设计2434本章小节nandflash控制器主控模块设计41nandflash控制器的总体架构3542主控模块设计3643控制器的主要操作4144本章小节仿真验证与综合版图51功能仿真iv52fpga验证5253综合与版图5754本章小结总结与展望61总结5962展望61参考文献
Research and Design of NAND Flash Controller Based on BCH Codec
Candidate : Cheng Wenshao Major : Integrated Circuit Engineering Supervisor : Vice Prof. Liu Dongsheng
assembly line.
Then, this dissertation designs the main control module of NAND Flash controller after analyzing its timing constraints. It gives the overall architecture and module controller. Also the dissertation introduces its register group, the design process of the main control logic, and the method to read data, write data, and realize block erase. Finally, the simulation results of the BCH codec and the NAND Flash controller are analyzed. Also, the whole system is verified in the FPGA development board under the clock of 12.5MHz. These analyses show that all functions of this NAND Flash controller meet the design requirements, and it is able to correct all errors at each 1KB data if the errors are less than 32 bits. Key words: NAND Flash controller ECC BCH code
Huazhong University of Science and Technology Wuhan, Hubei 430074, P. R. China May, 2013
独创性声明
本人声明所呈交的学位论文是我个人在导师指导下进行的研究工作及取得 的研究成果。尽我所知，除文中已经标明引用的内容外，本论文不包含任何其他 个人或集体已经发表或撰写过的研究成果。对本文的研究做出贡献的个人和集 体， 均已在文中以明确方式标明。 本人完全意识到本声明的法律结果由本人承担。
关键词：NAND Flash
控制器 ECC
BCH 码
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华 中 科 技 大 学 硕 士 学 位 论 文 ABSTRACT
The development of architecture and manufacturing process in NAND Flash reduces the memory cost, but it makes the NAND Flash memory more possible to have random errors at the same time, so the error correction algorithm of stronger error correction capability needs to be studied. BCH code is a kind of linear block codes in the finite field correction, and it is able to correct a plurality of random errors in the NAND Flash. This dissertation designed a NAND Flash Controller which is based on BCH code. Firstly, this dissertation introduces the development history of the NAND Flash, the principle of the dislocation generation in the NAND Flash and basic knowledge about BCH error-correcting codes. It also gives in detail the overall architecture of NAND Flash controller, analyses the basic theory of BCH code, and introduces the memory storage structure, external interface and operation timing of the NAND Flash. Secondly, according to the theoretical basis of the BHC code identified in this dissertation, the parameters of the BCH codec module for (8640, 8192, 32) are ascertained. By calculating the BCH code minimum polynomial and polynomial, an 8 bit parallel BCH encoder is designed in this dissertation. Combined with the characteristics of data flow of BCH decoder, this dissertation designs an 8 bit parallel BCH decoder using two levels of