FPGA开发板说明

EP3C16Q240C8 FPGA//NIOS开发板用户手册
V1.0 5.3，2011
目录
一、简介 (3)
二、开发板照片及资源描述 (3)
2.1 EP3C16Q240C8芯片资源描述 (3)
2.2 照片及引脚分配 (4)
2.3 功能描述 (6)
2.4 硬件电路详解 (7)
1.EP3C16 FPGA各个bank (7)
2.存储器FLASH电路 (8)
3.存储器SDRAM电路 (9)
4.存储地SRAM电路 (10)
5.配置部分电路 (11)
6.时钟及复位部分电路 (11)
7.电源部分电路 (12)
8.AD采样部分电路 (13)
9.双极性电机驱动电路 (13)
10.以太网部分驱动电路 (14)
11.Can通讯部分驱动电路 (15)
12.串口通讯部分驱动电路 (15)
13.编码计数部分电路 (15)
14.其它部分电路 (16)
三、使用注意事项 (16)
3.1 电源 (16)
3.2 JTAG拔插方法 (16)
3.3 软件说明 (17)
3.4 引脚配置 (17)
四、开发板关键模块测试注意事项 (17)
4.1 JTAG测试 (17)
4.2 EPCS测试 (17)
4.3 存储器SDRAM测试 (17)
4.4 存储器SRAM测试 (18)
4.5 存储器FLASH测试 (18)
一、简介
EP3C16Q240C8-FPGA开发板采用Altera公司推出的CYCLONE3系列芯片EP3C16Q240C8芯片作为核心处理器进行设计，本开发板是目前市场上高端的FPGA/NIOS系列开发板，资源较多，用户可用IO数量也比较多，是3代的最新产品，比较适合做研究用。

本开发板可以完成的功能主要包括双极性直流电机的控制、以太网通信、正交编码采集、CAN通信、超大数据存储(其中SDRAM-256Mbit、SRAM-16Mbit、FLASH-64Mbit、EPCS-16Mbit)、串口通信等等。

二、开发板照片及资源描述
2.1 EP3C16Q240C8芯片资源描述
Altera的最新芯片都采用逻辑单元作为衡量内部的资源，不同于以往的，多少万门的概念，请大家注意。

换算的比例：
EP2C5等效23万门；EP2C8等效42万门；EP3C16等效90万门；可以访问Altera公司官方网址获得最新消，
/products/devices/dev-index.jsp
表1三款芯片资源对比
2.2 照片及引脚分配
由于开发板主芯片EP3C16所有bank的引脚配置电压都为3.3V，所以VCCIO
都为3.3V，考虑到后面会详细介绍其他IO引脚的接法，这里仅仅列出VCC、GND引脚列表。

GND GND VCC_3.3 VCC_2.5 VCC_1.2
8 125 7 58 10
11 130 15 178 40
16 138 35 3 53
36 141 47 123 61
42 156 66 74
48 165 77 115
54 172 96 129
62 191 104 140
67 193 124 163
75 205 136 190
79 208 154 204
97 215 170 228
105 227 192 60
116 229 206 180
59 179 213 1
2 122 225 121
表2开发板引脚对应表
2.3 功能描述
图3EP3C16开发板正面功能图
1. 板载EP3C16Q240C8-FPGA核心芯片；
2. 板载SRAM-61WV102416BLL，容量16Mbit，其中地址线和数据线共用地址、
数据总线，可以用来运行程序和快速处理数据；
3. 板载FLASH-S29GLO64N90TF106或AM29LV641DH90REF，两款FLASH
兼容，容量64Mbit，其中地址线和数据线共用地址、数据总线，可以用来运行程序和掉电存储数据；
4. 板载SDRAM-H57V2562GTR,容量256Mbit，其中地址线和数据线共用地址、
数据总线，可以用来运行程序和处理大容量数据；
5. JTAG下载接口，对应下载的文件是SOF文件，速度很快，JTAG将程序直
接下载到FPGA中，但是掉电程序丢失，平时学习推荐使用JTAG方式，最后固化程序的时候通过JTAG将JIC文件烧写到EPCS配置芯片中即可；
6. 15X2双排直插2.54间距用户接口，用来外接扩展板进行进一步调试；
7. CAN通讯接口；
8. 以太网通讯口B；
9. 以太网通讯口A；
10. 3线制RS232串口通信接口；
11. AD采样芯片AD9240，用来采集模拟电压信号，传送到主芯片；
12. 配置芯片EPCS16，容量16Mbit，可以用来装载程序和数据存储；
13. 5V 电源输入接口，左正右负，开发板上标注有+5字样，接插件接反进不去；
14. 正交编码输入接口，包括电压输入和信号输入；
15. 双极性直流电机驱动模块，包括电流信号的采集，调理等；
16. 50MHz有源晶振，提供系统工作主时钟，通过匹配电阻或是磁珠连接CLK2、
CLK4、CLK7，均可以作为系统时钟使用；
2.4 硬件电路详解
1.EP3C16 FPGA各个bank
图4 EP3C16 Bank原理图
核心板对外接口如下所示，提供了2X15双排直插，2.54间距的标准接口，其中CLK端口只能用作输入端口，其中CLK2、CLK4、CLK7用作时钟输入引
脚，除了配置特殊引脚，其他的一些端口均可用作双向可用IO。

图5 EP3C16排针接口和时钟接口
2.存储器FLASH电路
这里选用的FLASH芯片是FLASH-S29GLO64N90TF106或者
AM29LV641DH90REF，两者管脚兼容，均为64Mbit容量，地址线为AB0-AB21,
数据线为DB0-DB15，FLASH的电源部分采用3.3V供电，电源部分加电容滤波，以提高稳定性，引脚可以和主芯片直接相连接，其中读写、片选信号独立分开，地址、数据线共用地址、数据总线。

图6 存储器FLASH电路
3.存储器SDRAM电路
这里选用的SDRAM芯片是SDRAM-H57V2562GTR,容量为256Mbit，地址为AB0-AB12，本款芯片为行列式存储，内部的为13行，9列。

数据线为DB0-DB15。

图7 存储器SDRAM电路
4.存储地SRAM电路
为了满足数据的快速处理，本开发板提供了SRAM存储，以方便用户进行高速的数据缓冲。

SRAM芯片采用的是SRAM-61WV102416BLL，容量为16Mbit。

其中地址线为AB0-AB19,数据线为DB0-DB15，读写、片选信号采用独立引脚。

图8 存储器SRAM电路
5.配置部分电路
这部分包括JTAG以及AS配置引脚，还有EPCS16配置芯片，同时设计了复位按键，可以不用断电直接重新配置FPGA。

由于Bank1 IO口电压配置为3.3V，所以JTAG采用3.3V供电，锁相环采用2.5V电压供电，MSEL0-MSEL2分别置为GND、2.5V、GND为AS标准配置模式。

图9 配置部分电路
6.时钟及复位部分电路
该开发板采用50M有源贴片晶体为系统提供运行时钟，时钟部分电路电源经过电容和电感滤波，工作更加稳定可靠。

EP3C16开发板为客户提供16个CLK 时钟使用，这些时钟可以用作普通的输入引脚，本系统中对这些引脚的处理如下：其中CLK2、CLK4、CLK7为系统工作时钟，直接接入50MHz晶体；其他的时钟引脚用作普通的输入IO口。

图10 时钟及复位部分电路
7.电源部分电路
电源部分主要分为两部分：FPGA供电部分和电机驱动供电这两部分。

其中FPGA部分供电需要独立的3.3V、2.5V、1.2V这三种电压，外部输入5V电压，经过LD1117_3.3V稳压后输出3.3V，然后传送给LD1117_1.2V稳压，提供FPGA 的内核工作电压，EP3C16采用2.5V作为锁相环的工作电压，因此需要一个独立的LD1117_2.5V来输出2.5V电压。

D7为5V电源工作指示灯，同时该部分的设计采用钽电容作为电源滤波处理，提高稳定性。

图11 FPGA供电部分电源电路
电机驱动和其他部分电源供电电路采用效率较高的电源转换芯片BS0512JS-1W和BS0515LS-1W转换出正负12V和15V电压，供给电路其他部分供电。

图12 电机驱动部分电源和其他部分电源电路
8.AD采样部分电路
AD采样部分主要包括电压调理电路和AD采样这两部分，电机的电流通过霍尔传感器将电流同等比例的减小，再经采样电阻转换为电压信号，经过调理电路之后，传送给AD采样芯片，进行采样。

其中AD采样芯片采用AD9240,直接转换过来，只需要一个时钟信号就可以实现高速转换，其中转换速率可以达到3M左右。

图13 AD采样部分电路
9.双极性电机驱动电路
开发板的直流电机驱动采用独立的MOSFET管搭建双极性直流电机驱动，对电机进行控制。

图14 双极性电机驱动电路
该开发板带有A、B两个以太网口驱动，鉴于两个网口驱动一模一样，所以仅给出以太网口A的驱动电路，采用DP83848CVV作为驱动芯片，根据理论计算，可以轻松实现100M以太网需要。

其中以太网驱动芯片时钟频率采用有源贴片晶振50MHz进行单独的输入。

图15 以太网驱动芯片电路
图16 以太网接口电路
CAN总线驱动芯片采用SN65HVD230，见开发板右下角。

图17 CAN通讯部分驱动电路
12.串口通讯部分驱动电路
串口通讯采用简单的三线通讯接口，其中串口驱动芯片采用MAX3232,可以直接接受3.3V电平信号，直接和EP3C16主芯片连接。

图18 串口通讯部分驱动电路
13.编码计数部分电路
编码计数模块的计数思路为，先对正交编码进行整形，差分光隔之后进行进
一步的整形滤波之后，传送给EP3C16。

图19 编码计数部分电路
14.其它部分电路
略
三、使用注意事项
3.1 电源
系统供电采用5V输入，左正右负，上边标有+5字样为正，切记不要插反了。

3.2 JTAG拔插方法
切记不要带点拔插USB Blaster JTAG下载线或者并口下载先，容易对FPGA 芯片的内部配置部分电路造成损坏，损坏即不可恢复。

正确操作流程：
连接---断电、连接JTAG下载线、上电
断开---断电、拔下JTAG下载线、上电
3.3 软件说明
Altera的软件版本不断的升级，所以客户自己的开发软件要根据自己的实际情况来选择，不一定最高版本就是好的，但是低版本的软件不能打开高版本的工程。

注意安装软件时，Quartus 和NIOS IDE软件版本必须一致，安装在同一个目录下面，安装目录不要有中文和空格。

同时在安装软件的时候一定要将该版本的软件补丁装上，不然调试的时候会出一些奇怪的错去，切记。

3.4 引脚配置
开发板上面的一些引脚是配置引脚，在当做普通IO口使用的时候，将特殊功能脚设置为IO口即可(Assigenment->Device->Device and Pin Options->Dual-Purpose Pins->Use as regular I/O)。

同时将没用用到的引脚设置为三态输入(Assigenment->Device->Device and Pin Options->Unused Pins->As input tri-stated),将没有用到的电压设置为3.3V(Assigenment->Device->Device and Pin Options->V oltage->3.3V LVTTL)。

四、开发板关键模块测试注意事项
4.1 JTAG测试
按照正确的连接顺序，断电->连接JTAG->上电，建立一个工程，将SOF文件下载到FPGA中即可。

切记操作中注意不要带点拔插JTAG线。

4.2 EPCS测试
EPCS的烧写也是通过JTAG进行的，首先需要将SOF文件转换为JIC文件，具体的转换方法和流程可以参照下面网址进行设置。

/lyhdq315/blog/item/31c7e18f52dc8418b21bba1a.html
4.3 存储器SDRAM测试
单独进行SDRAM进行测试的时候，由于SDRAM、FLASH、SRAM共用数
据线、地址线，所以不用FLASH、SRAM的时候注意将片选信号拉高，以免出现不良状况，SDRAM的时钟输入相移给-72°比较合适一般。

若和其它存储器件共用数据线时，由于SDRAM的地址线不需要右移一位，直接从AB0开始，而其他存储器件需要右移一位，从AB1开始，所以需要外接一个引脚切换模块。

在实际的工程中可以看到。

4.4 存储器SRAM测试
单独进行SRAM测试的时候，同样需要将FLASH、SDRAM的片选信号拉高，由于SRAM驱动是自己编写的，所以进行调试的时候，注意设置时序关系。

同时，若用到三态桥进行数据线共享时，注意将地址线右移一位，从AB1开始。

4.5 存储器FLASH测试
单独进行FLASH测试的时候，将SRAM、SDRAM的片选信号拉高，同时注意设置FLASH驱动时序的设置。

地址线同样需要右移一位。

以上几个存储器进行测试的时候，可以在SOPC中加入onchip memory模块，可以设置为32k，进行NIOS编译的时候，注意将System Library库进行响应设置。

其中程序运行空间可以根据自己的需求进行选择，默认是在onchip memory 中。

图20 System Library设置。