用vhdl设计D触发器知识讲解
用VHDL语言实现D触发器培训课件
1)D锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY dff1 IS
PORT ( clk, d: IN STD_LOGIC;
q:OUT STD_LOGIC);
END dff1;
ARCHITECTURE rtl OF dff1 IS
BEGIN
PROCESS(clk)
BEGIN
IF(clk’EVENT AND clk=’1’) THEN
q<=d;
END IF;
END PROCESS;
END rtl;
2)非同步复位的D锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY dff2 IS
PORT ( clk, d, clr: IN STD_LOGIC;
q:OUT STD_LOGIC);
END dff2;
ARCHITECTURE rtl OF dff2 IS
BEGIN
PROCESS(clk, clr)
BEGIN
IF(clr=’0’) THEN
q<=’0’；
ELSIF(clk’EVENT AND clk=’1’) THEN
q<=d;
END IF;
END PROCESS;
END rtl;
3)非同步复位/置位D锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY dff3 IS
PORT ( clk, d, clr, pset: IN STD_LOGIC;
q:OUT STD_LOGIC);
END dff3;
ARCHITECTURE rtl OF dff3 IS
D触发器
D触发器
（D触发器名称：flip—flap）
1、画出D触发器逻辑符号，说明逻辑功能。
1：d——数据输入端
2：Q——数据锁存输出端
3：clk——时钟输入端
D触发器基本功能：当clk上升沿或下降沿时，Q=d。
2、D触发器常用扩展功能端口有哪些？说明常用名称及其功能。
1：clr——清零（复位）
3：set——置1
5：en——使能端
2、Verilog怎样描述触发时钟的触发方式（上升沿触发、下升沿触发）？写出部分代码。①触发时钟怎样描述？
always@（posedge clk）上升沿触发
always@（negedge clk）下降沿触发
3、Verilog怎样描述端口的同步与异步工作方式？以异步清零clr与同步使能en端口为例，写出部分代码。
异步清零clr：
always@（posedge clk or negedge clr）
同步使能en:
else if （en=1’b0）
q=data；
else
end
endmodule
VHDL语言带同步置位、复位的D触发器
VHDL语言编写的带同步置位/复位的D触发器: library ieee;
use ieee.std _lo gic_1164.all;
use ieee.std_logic_ un sig ned.all;
en tity trigger_d is
port(clk,d,sreset,sset: in std_logic;--
同步置位端sset
q,qf:out std_logic);
end en tity;
architecture art of trigger_d is
begi n
process(clk,d,sreset,sset)
beg in
if clk'event and clk='1' then
if sreset='1' then q<='0';qf<='1';-- sreset，高电平有效，复位
elsif sset='1' then qv二'1';qfv二'O'; sset，高电平有效，置位
else q<=d;qf< 二no t(d);
end if;
end if;
end process; 同步复位端sreset，
同步复位端
--同步置位端
end architecture art;
时序逻辑VHDL设计---触发器
实验名称：时序逻辑VHDL设计---触发器
一、同步清零（低电平有效）和异步置数（高电平有效）的D触发器的VHDL设计
1.实体框图
D
clk Reset set Q
D_FF
inst
2.程序设计
①编译前的程序
library ieee;
use ieee.std_logic_1164.all;
Entity D_FF is
port(D,clk,Reset,set:in std_logic;
Q:out std_logic);
End Entity D_FF;
Architecture one of D_FF is
signal Q1:std_logic;
Begin
process(clk,Reset,set)
Begin
if set='1' then
Q1<='1';
Else
if clk'event and clk='1' then
if Reset='0' then
Q1<='0';
else
Q1<=D;
end if;
end if;
end process;
Q<=Q1;
End architecture one;
②程序编译错误情况
错误1：Error (10500): VHDL syntax error at D_FF.vhd(22) near text "process"; expecting "if"
错误2：Error (10500): VHDL syntax error at D_FF.vhd(24) near text "architecture"; expecting "if"
分析：经检查，发现原程序少了END if，没有与if匹配，添加即可。
VHDL时序电路的D触发器
• 设计清0，置数信号的D触发 器 • D触发器由输入的时钟信号 （CLK）、数据输入口（D） 和数据输出（Q）构成。本程 序通过进程监视CLK和D\，当 CLK为上升沿的时候，将D赋 值给Q，要完成这个赋值操作， 必须再借助一个信号S来进行 值的传递
程序
library ieee; use ieee.std_logic_1164.all; entity dff1 is port(clk,d,clr,reset:in std_logic; q:out std_logic); end dff1; architecture exx of dff1 is begin process(clk,clr,reset) begin if (clr='1') then q<='0'; elsif( clk'event and clk='1')then if( reset='0') then q<='1'; else q<=d; end if; end if; end process; end exx
小 组 成 员 ： 涂 进 ， 谢 冰 泽 ， 谢 希 泽
D触发器的VHDL描 述
最简单，最常用，最具 代表性的时序原件是D触 发器，它是现代数字系 统设计中最基本的底层 时序单元，甚至是ASIC 设计的基本单元。JK和T 触发器都可由它构建而 来。D触发器的描述包含 了VHDL对时序电路的最 基本和典型的表达方式， 同时也包含了VHDL许多 最具特色的语言现象。
用vhdl设计D触发器
EDA设计清0，置数信号的D触发器程序清单：
library ieee;
use dff1 is
port(clk,d,clr,reset:in std_logic;
q:out std_logic);
end dff1;
architecture exx of dff1 is
begin
process(clk,clr,reset)
begin
if (clr='1') then q<='0';
elsif( clk'event and clk='1')then
if( reset='0') then q<='1';
else q<=d;
end if;
end if;
end process;
end exx;
仿真波形：
VHDL语言带同步置位、复位的D触发器
VHDL语言编写的带同步置位/复位的D触发器：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity trigger_d is
port(clk,d,sreset,sset:in std_logic; --同步复位端sreset，同步置位端sset
q,qf:out std_logic);
end entity;
architecture art of trigger_d is
begin
process(clk,d,sreset,sset)
begin
if clk'event and clk='1' then
if sreset='1' then q<='0';qf<='1'; --同步复位端sreset，高电平有效，复位
elsif sset='1' then q<='1';qf<='0'; --同步置位端sset，高电平有效，置位
else q<=d;qf<=not(d);
end if;
end if;
end process;
end architecture art;
d型触发器的应用电路原理
D型触发器的应用电路原理
1. 什么是D型触发器
D型触发器是数字逻辑电路中最常用的触发器之一。它被用于存储和传输一个信号，信号可由输入而改变，并且只有在时钟的上升沿才会传输到输出。D型触发器具有一个数据输入(D)、时钟输入(CLK)和输出(Q)，并且有一个使能输入(EN)。
2. D型触发器的基本应用
D型触发器的基本应用是存储和传输一个信号。当时钟信号(CLK)的上升沿到
来时，如果使能输入(EN)为高电平，D型触发器会将数据输入(D)的值传输到输出(Q)。如果使能输入(EN)为低电平，则不会将数据输入(D)的值传输到输出(Q)。
D型触发器的应用电路原理如下：
•输入信号(D)通过逻辑门电路得到使能信号(EN)。
•时钟信号(CLK)与使能信号(EN)同时输入到D型触发器。
•当时钟信号(CLK)的上升沿到来时，根据使能信号(EN)的电平状态，D型触发器将数据输入(D)的值传输到输出(Q)。
3. D型触发器的应用示例
下面是一些常见的D型触发器应用示例：
3.1 数据锁存器
D型触发器可以用作数据锁存器。在这种应用中，使能输入(EN)常常被保持为高电平，这样D型触发器就可以存储并输出数据输入(D)的值，直到时钟信号(CLK)的下一个上升沿到来。数据锁存器常用于缓存输入数据，以便在需要时传递到下一个电路模块。
3.2 时序电路
D型触发器也可用于构建时序电路，如计数器和状态机。在这种应用中，D型触发器的输出(Q)与逻辑电路中的其他输入端相连，形成反馈回路。
3.3 时钟分频器
D型触发器可以通过配置适当的电路来实现时钟分频功能。当时钟信号(CLK)
第10讲 VHDL语言时序逻辑电路设计 讲稿
器
BEGIN
描
IF (rising_edge(cp)) THEN Q<=D;
述
END IF;
END PROCESS;
END test;
方法四：使用进程的启动特性
LIBRARY IEEE;
上
USE IEEE.STD_LOGIC_1164.ALL; ENTITY D_reg IS
升
PORT(D,CP:IN STD_LOGIC;
PROCESS(CP) BEGIN
IF (CP’EVENT AND CP=‘0’) THEN Q<=D;
END PROCESS; END test;
下降沿D触发器描述
方法二：使用WAIT 语句
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY D_reg IS
沿
Q:OUT STD_LOGIC);
D
END D_reg; ARCHITECTURE test OF D_reg IS
触
BEGIN
发
PROCESS（CP）
器
BEGIN IF CP=‘0’ THEN
描
Q<=D;
述
END IF;
END PROCESS;
END test;
下降沿D触发器描述
方法：使用进程的启动特性
用VHDL语言实现D触发器培训课件
1)D锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY dff1 IS
PORT ( clk, d: IN STD_LOGIC;
q:OUT STD_LOGIC);
END dff1;
ARCHITECTURE rtl OF dff1 IS
BEGIN
PROCESS(clk)
BEGIN
IF(clk’EVENT AND clk=’1’) THEN
q<=d;
END IF;
END PROCESS;
END rtl;
2)非同步复位的D锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY dff2 IS
PORT ( clk, d, clr: IN STD_LOGIC;
q:OUT STD_LOGIC);
END dff2;
ARCHITECTURE rtl OF dff2 IS
BEGIN
PROCESS(clk, clr)
BEGIN
IF(clr=’0’) THEN
q<=’0’;
ELSIF(clk’EVENT AND clk=’1’) THEN
q<=d;
END IF;
END PROCESS;
END rtl;
3)非同步复位/置位D锁存器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY dff3 IS
PORT ( clk, d, clr, pset: IN STD_LOGIC;
q:OUT STD_LOGIC);
END dff3;
ARCHITECTURE rtl OF dff3 IS
基于VHDL语言的DDS信号发生器设计
基于VHDL语言的DDS信号发生器设计DDS（Direct Digital Synthesis）是一种数字信号处理技术，可用于实现高精度和高稳定性的信号发生器。本文将基于VHDL语言设计一个DDS信号发生器，主要包括设计原理、关键模块实现和测试验证等方面。
一、设计原理
DDS信号发生器的核心是相位累加器和查表器。相位累加器根据输入的控制数据（频率、相位）累加相位值，并输出给查表器。查表器根据相位值从预存的正弦波表中读取相应的数值，并进行输出。通过调整相位累加器的步进值，可以实现不同频率的信号输出。
二、关键模块实现
1. 相位累加器（Phase Accumulator）：使用一个计数器实现，输入为控制数据（频率、相位）和时钟信号，通过对计数器进行累加操作，计算出相位值。
2. 预存正弦波表（Lookup Table）：使用一个ROM存储正弦波表，表的大小决定输出精度。查表时根据输入的相位值，读取对应的正弦波数值。
3. 数字控制模块（Digital Control Module）：接收外部输入的频率和相位控制信号，将其转换为相位累加器的步进值。
4. 数字到模拟转换模块（Digital-to-Analog Converter，DAC）：将DDS生成的数字信号转换为模拟信号输出。
三、设计步骤
1.根据设计原理，确定相位累加器、预存正弦波表、数字控制模块和DAC等模块的输入输出接口。
2.使用VHDL语言，逐个实现各个模块。例如，相位累加器可以使用
一个计数器和一个累加器，使用时钟信号对计数器进行累加，将累加结果
D触发器基本原理
D触发器基本原理
D触发器是一种常用的数字逻辑电路元件，用于存储和处理时钟信号
和输入信号。它可以用于各种应用，如频率除法器、计数器、寄存器等。
D触发器的基本原理涉及到存储和传输数据的过程。
D触发器是由几个逻辑门组成的，最常见的是由两个与门和一个反相
器组成。它的工作原理如下：
1.存储：D触发器可以存储一个输入信号。当时钟信号为高电平时，
输入信号被存储在触发器中。这意味着，当时钟信号为低电平时，输入信
号不会被存储，而是维持之前的状态。
2.传输：当时钟信号为高电平时，输入信号被传输到输出端。这意味着，当时钟信号为低电平时，输出信号的值保持不变，直到下一个时钟上
升沿到来。
3.反馈：D触发器还可以通过反馈电路来实现逻辑门电路的功能。通
过将输出信号与输入信号连接起来，可以实现逻辑门运算，如与门、或门等。
D触发器的工作原理可以通过以下步骤简单描述：
1.输入信号传输：当时钟信号为高电平时，输入信号被传输到输出端，并存储在触发器中。当时钟信号为低电平时，输入信号不会被传输。
2.数据存储：当时钟信号为高电平时，D触发器存储输入信号。这意
味着，即使输入信号发生变化，触发器的输出信号也不会立即变化。直到
下一个时钟上升沿到来，新的输入信号被存储和传输到输出端。
3.时序控制：D触发器的输出信号在时钟信号的控制下进行变化。当时钟信号的上升沿到来时，输出信号的值会更新为存储的输入信号。
D触发器的基本原理实际上是通过逻辑门的组合和时钟信号的控制来实现的。逻辑门可以将输入信号进行逻辑运算，并将结果传输到输出端。时钟信号用于控制输入信号的存储和传输时间。通过逻辑门和时钟信号的协同作用，D触发器可以实现复杂的数字逻辑功能。
d触发器的名词解释
d触发器的名词解释
D触发器是一种电子元件，用于存储和传输数字信号。它是数电领域中最基本
的触发器之一，广泛应用于计算机和电子设备中，起着重要的作用。
在理解D触发器之前，我们先来了解一下触发器的概念。触发器是一种存储器件，能够在时钟信号的作用下，存储并传递输入信号的状态。触发器的存储能力使得它成为实现各种逻辑功能的重要组成部分，尤其在时序电路设计中非常重要。
D触发器是最简单的一种触发器，由两个互补输出的电子开关组成。它的名称
中的“D”代表了数据（data）这一概念。D触发器有一个数据输入端（D输入）和
一个时钟输入端（CLK输入），并且有两个互补输出端（Q和Q'）。D触发器根
据时钟信号的变化来决定是否存储并传递D输入端的数据信号。
D触发器的工作原理相对简单。当时钟信号为低电平时，无论D输入端的数据
是高电平还是低电平，D触发器都不会改变输出状态，保持原有的值。而当时钟信号上升沿到来时，D触发器会根据这时刻D输入端的数值，将其存储并传递到输
出端。举个例子来说，当时钟信号上升沿到来时，如果D输入端的数值是高电平，则Q输出为高电平，Q'输出为低电平；如果D输入端的数值是低电平，则Q输出
为低电平，Q'输出为高电平。
我们可以把D触发器的工作过程类比为一个存储器。时钟信号的作用就像是一个“开关”，只有在时钟信号到来时才能将数据存储到D触发器中，并从D触发器
输出。这种存储和传递的功能使得D触发器在时序电路设计中非常重要。通过合
理配置多个D触发器的时钟输入和数据输入，我们可以构建出更复杂的时序电路，实现各种逻辑功能。
一位D触发器设计VHDL源程序及功能仿真波形EDA实验
一位D触发器设计VHDL源程序及功能仿真波形附录1：
图1-1 D触发器原理图（原理图输入法实现）
图1-2 D触发器功能仿真波形图
图1-3 D触发器时序仿真波形图
图1-4 D编译报告
图1-5 D编译报告
用硬件描述语言实现D触发器VHDL程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY DFF5 IS
GENERIC(TRQ : TIME :=2ns);
PORT(CLK,CLR,D:IN BIT;
Q,QN:OUT BIT);
END ENTITY DFF5;
ARCHITECTURE behavioural OF DFF5 IS
SIGNAL Qi : BIT;
BEGIN
QN<=NOT Qi;
Q<=Qi;
PROCESS(CLR,CLK)
BEGIN
IF CLR='1' THEN Qi<='0' AFTER TRQ;
ELSIF CLK' EVENT AND CLK='1' THEN
Qi<=D AFTER TrQ;
END IF;
END PROCESS;
END ARCHITECTURE behavioural;
图1-6 用硬件描述语言实现D触发器编译报告
图1-7 D触发器功能仿真波形图
图1-8 D触发器时序仿真波形图
图1-9 D触发器RTL图
D触发器的设计
南京工程学院
通信工程学院
实验报告
课程名称可编程逻辑电路设计
实验项目名称D触发器的设计
专业多媒体通信
班级媒通111 学生姓名谢可凡
学号
实验时间2010年10月23日
设计地点信息楼
实验成绩评定
指导教师余辉龙
2010 年10月23日
一、实验目的
学习在maxplusⅡ下用VHDL语言设计简单时序电路与功能仿真的方法。
二、验仪器设备
1、PC机一台
2、maxplusⅡ。
三、实验要求
1、预习教材中的相关内容，编写出D触发器的VHDL源程序。
2 熟悉maxplus软件使用方法
3、用VHDL语言输入方式完成电路设计，编译、仿真。
四、实验内容及步骤
（一）、设计输入
1、开机，进入maxplusⅡ。
2、为本工程设计建立一个工程文件夹，file之projiect，name。
3、建立设计文件。
选择File菜单之New项，选择文件类型，本设计选择VHD File。建立一个文本编辑文件
4、输入源程序, d触发器的VDH程序，保存文件。注意，必须保存为vhd类型，且文件名与源程序的实体名相同。
（二）、编译
1、编译。点击Start Compilation按钮进行编译。如果发现错误，改正后再次编译。
（三）、仿真
1、建立波形文件。
选择File菜单之New项，选择waveform edit file的SCF文件类型，建立一个波形文件
2、设定仿真时间。
选择菜单file的End Time ….项设定仿真时间域。例如1us.
3、输入端口信号。选择菜单node的enter nodes from snf 项，在弹出得出的对话框中单击List按钮，将需要的端口信号拖倒波形编辑器中。
20.基本D触发器的设计
重庆科创职业学院授课方案（教案）
教 师: 编写时间:
基本D 触发器的设计 教学目的及要求：
1. 掌握用VHDL 设计实现D 触发器
2. 熟练掌握用VHDL 描述时钟脉冲的方法 教学重点：D 触发器的设计过程 教学难点：D 触发器的不同描述方法 课题: 授课时数
课名:
班级:
教学步骤及内容：
旁批栏:
一.复习旧课
二.新课
1. D触发器是时序电路中最简单和最具有代表性的元件，它也是
现代数字系统中最基本的时序元件和底层元件。其特征方程为
Qn+1= D
2.基本D触发器端口：数据输入端：D; 时钟输入端：CLK;
输出端：Q。
3.VHDL基本知识讲解进程的应用
P ROCESS(clk)
--进程语句,clk为敏感信号
BEGIN
（顺序语句）；
END IF;
END P ROCESS;
4. 设计过程： （1） 输入设计项目并将其设为当前项目；
（2） 在文本编辑窗中设计输入 8-3编码器的VHDL 代码: IF clk'eve nt and clk=1' THEN
--时钟上升沿检测
-扌苗述实体功能的顺序语句
--进程结束
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;--IEEE
STD_LOGIC_1164
ENTITY dff1 IS
PORT( elk : INSTD_LOGIC;-- 端口类型为 STD_LOGIC
d: IN STD_LOGIC;
q : OUT STD_LOGIC);
END dff1;
ARCHITECTURE a OF dff1 IS
SIGNAL q1 : STD_LOGIC;
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用v h d l设计D触发
器
精品资料
EDA设计清0，置数信号的D触发器程序清单：
library ieee;
use ieee.std_logic_1164.all;
entity dff1 is
port(clk,d,clr,reset:in std_logic;
q:out std_logic);
end dff1;
architecture exx of dff1 is
begin
process(clk,clr,reset)
begin
if (clr='1') then q<='0';
elsif( clk'event and clk='1')then
if( reset='0') then q<='1';
else q<=d;
end if;
end if;
end process;
end exx;
仿真波形：
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