QuartusII实验

实验一用原理图输入法设计四位全加器
一实验目的
1熟悉利用Quartus II 的原理图输入方法设计简单组合电路.
2掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。

二实验仪器
电子计算机Quartus II
三实验原理
加法器是数字系统中的基本逻辑器件。

例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。

但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

多位加法器的构成有两种方式：并行进位和串行进位方式。

并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。

通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。

四位全加器可对两个多位二进制数进行加法运算，同时产生进位。

当两个二进制数相加时，较高位相加时必须加入较低位的进位项（Ci），以得到输出为和（S）和进位（C0）。

四实验步骤
（一）创建工程
1、选择菜单file—New Project Wizard，选择保存位置，并命名工程名
2、将设计文件加入工程。

3、选择仿真器和综合类型，目标芯片EP2C5T144C8。

4、设置相关参数
（二）原理图设计
1、在QuartusII操作环境中，单击工具栏“File”选择“new”中的“Device Design Files”建立新的原理图编辑窗口。

2、在编辑窗口右击选择Insert——Symbol，将相关元件调入原理图编辑窗口中，并连接好电路，在元件上双击后可以更改各输入引脚名。

3、保存到工程建立的目录文件夹
4、将设计项目设置成可调用的文件。

在打开原理图文件的情况下，选择File—Create/Update —Create Symbol Files for Cureent File,即可将当前文件变成一个元件符号存盘，以待在高层次设计中调用。

如半加器h_adder.bdf,一位全加器f_adder..bdf（详见实验图）
（三）全程编译
设置好相关参数后，将设计好的工程文件进行编译，若无错误，则可进行下一步的时序仿真操作，如有错误，则需按照提示错误进行改正，直至无误。

（四）时序仿真
1、打开文件波形编辑器，新建波形文件。

2、设置仿真时间区域，保存。

3、将工程的端口信号名选入波形编辑器中。

View—Uility Windows—Node Finder—list,将有关端口引脚拖进波形编辑器。

4、编辑输入波形，设置参数后，启动仿真器，观察结果。

五实验结果
1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。

键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。

半加器原理图如下所示：
半加器仿真波形图如下图所示：
一位全加器原理图如下所示：
一位全加器仿真波形如下图所示：
2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成4位全加器，并完成编译、综合、
适配、仿真、和硬件测试。

建议选择电路模式1（附图F-2）：键2、键1输入4位加数：键4、键3输入4位被加数：数码6和数码5显示加和：D8显示进位cout。

四位全加器原理图如下所示：
四位全加器波形图如下所示：
六实验总结
通过本次实验，我掌握了Quartus II 的原理图输入方法设计简单组合电路和层次化设计的方法和详细流
程。

实验二8位十六进制频率计设计
一实验目的
1.学习较复杂的数字系统设计方法。

2.掌握十六进制频率计的基本原理。

二实验仪器
计算机Quartus II
三实验原理
根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1秒的输入信号脉冲计数允许的信号；1秒计数结束后，计数值被锁入锁存器，计数器清0，为下一测频计数周期作好准备。

测频控制信号可以由一个独立的发生器来产生，即图7-57中的FTCTRL。

根据测频原理，测频控制时序可以如图7-56所示。

设计要求是：FTCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B（图7-57）的ENABL使能端进行同步控制。

当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。

在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前1秒钟的计数值锁存进锁存器REG32B中，并由外部的16进制7段译码器译出，显示计数值。

设置锁存器的好处是数据显示稳定，不会由于周期性的清0信号而不断闪烁。

锁存信号后，必须有一清0信号RST_CNT对计数器进行清零，为下1秒的计数操作作准备。

数字频率计的关键组成部分包括一个测频控制信号发生器、一个计数器和一个锁存器，另外包含外电路的信号整形电路、脉冲发生器、译码驱动电路和显示电路，其原理框图如图1所示。

信号整形电路计数器锁存器译码驱动电路数码显示
脉冲发生器测频控制信号发生器
图1 数字频率计原理框图
工作原理：系统正常工作时，脉冲信号发生器输入1Hz的标准信号，经过测频控制信号发生器的处理，2分频后即可产生一个脉宽为1秒的时钟信号，以此作为计数闸门信号。

测量信号时，将被测信号通过信号整形电路,产生同频率的矩形波,输入计数器作为时钟。

当计数闸门信号高电平有效时，计数器开始计数，并将计数结果送入锁存器中。

设置锁存器的好处是显示的数据稳定，不会由于周期性的清零信号而不断闪烁。

最后将锁存的数值由外部的七段译码器译码并在数码管上显示。

四实验内容
完成各个模块的设计，并给出仿真测试。

再结合各模块，完成频率计的完整设计和硬件实现。

32位寄存器
32位计数器
频率计控制电路
8位16进制频率计
VHDL程序：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY FTCTRL IS
PORT(CLKK:IN STD_LOGIC;
CNT_EN:OUT STD_LOGIC;
RST_CNT:OUT STD_LOGIC;
Load:OUT STD_LOGIC);
END FTCTRL;
ARCHITECTURE behav OF FTCTRL IS
SIGNAL Div2CLK:STD_LOGIC;
BEGIN
PROCESS(CLKK)
BEGIN
IF CLKK'EVENT AND CLKK='1'THEN
Div2CLK<=NOT Div2CLK;
END IF;
END PROCESS;
PROCESS(CLKK,Div2CLK)
BEGIN
IF CLKK='0' AND Div2CLK='0' THEN RST_CNT<='1';
ELSE RST_CNT<='0';END IF;
END PROCESS;
Load<=NOT Div2CLK; CNT_EN<=Div2CLK;
END behav;
五实验总结
通过本次试验了解了掌握十六进制频率计的基本原理，学习了较复杂的数字系统设计方法。