计算机组成原理第3章_内部存储器讲述
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地址译码器 将CPU发出的地址信息转换成存储元选通信号。
译码驱动器 选择线上用于增强驱动能力的电路。
21
2021/3/28
SRAM存储器的组成（2/2）
I/O电路
一般包括读写电路和放大电路。
片选
用于决定当前芯片是否被CPU选中，进行访问。
读/写控制电路
决定对选中存储单元所要进行访问的类型。
输出驱动电路
存在死区时间，会影响CPU的访存操作；
分散式刷新
将每个系统工作周期分为两部分，前半部分用于DRAM读/写 /保持，后半部分用于刷新存储器的一行；
系统存取时间延长一倍，导致系统变慢；
CPU
缓存
主存
辅存
缓存－主存层次 主存－辅存层次
1、加上Cache的目的为提高速度 1、降低了成本，扩大了容量
2、内存包括Cache和主存
2、虚存系统包括主存和辅存
在CPU看来，容量相当于辅存容量，速度相当于Cache速度。
9
2021/3/28
3.1.2 存储器的分级结构（3/3）
存储器分级结构中应解决的问题 当需从辅存中寻找指定内容调入主存时，如何准 确定位？ 依靠相应的辅助软硬件。 当CPU访问Cache，而待访问内容不在Cache中 时，应如何处理？ 从主存向Cache中调入相应内容。
一个写周期 中地址不允 许改变
2021/3/28
R/W信号必须在地址和 数据稳定时有效
一个写操作 中数据不允 许改变
30
正确的SRAM的写入时序图
31
2021/3/28
3.3.2 DRAM存储器
动态RAM（DRAM） 因为该存储器必须定时刷新，才能维持其中的信息 不变；
DRAM的存储元 由MOS晶体管和电容组成的记忆电路； 电容上的电量来表现存储的信息； 结构形式 四管存储元和单管存储元
存储器进行两次连续的读/写操作所必须的间隔时间； 大于实际的读出/写入时间；
25
2021/3/28
SRAM存储器的读周期
读周期操作过程
CPU发出有效的地址信号
存储器的读周期时序
译码电路延迟产生有效的片选信号
在读信号控制下，从存储单元中读出数据
各控制信号撤销（地址信号稍晚），数据维持一段时间
读出时间（tAQ）
位线
位线
18
2021/3/28
63
19
2021/3/28
2 SRAM存储器逻辑结构
译码驱动方式 方法1：单译码 被选单元由字 线直接选定； 方法2：双译码 被选单元由X、 Y两个方向的 地址决定。
20
2021/3/28
SRAM存储器的组成（1/2）
存储体 存储单元的集合，按位将各存储元组织成一个存 储矩阵；大容量存储器中，常用双译码方式来选 择存储单元。
存储容量：指存储器能存放二进制代码的总数。 存储容量=存储单元个数×存储字长 存储容量=存储单元个数×存储字长/8
要求： 已知存储容量，能计算出该存储器的地址线和数据线 的根数。 某机存储容量为 2K×16，则该系统所需的地址线 为 11 根，数据线位数为 16 根。
12
2021/3/28
3.1.3 主存储器的技术指标——存储速度
以存储矩阵的行为单位刷新；
刷新过程中存储 器不能进行正常 的读写访问
故刷新计数器的长度与DRAM的行数相同；
刷新周期
从上一次对整个M刷新结束到下一次对整个M全部刷新一遍
为止的时间。 41
2021/3/28
DRAM的刷新方式
集中式刷新
在一个刷新周期内，利用一段固定时间，依次对存储矩阵的 所有行逐一刷新，在此期间停止对存储器的读/写操作；
读写、 选通 控制
2021/3/28
三维存储 阵列结构
Y方向： 7根地址线 输出选中
128列
24
3 读、写周期波形图
存储器读/写的原则
读/写信号要在地址和片选均起作用，并经过一段时间 后有效；
读写信号有效期间不允许地址、数据发生变化； 地址、数据要维持整个周期内有效；
读周期时间（tRC）、写周期时间（tWC）
/CAS滞后于/RAS的时间必须要超过规定值； /RAS和/CAS的正负电平的宽度应大于规定值；
38
2021/3/28
4116 （16K × 1位） 芯片 读 过程
…
读读出出放放大大器器
…
CS
读读出出放放大大器器
10
128
1列
选 择
… … …… … …
读读出出放放大大器器
CS
0 … 63
64 … 127
2021/3/28
128 行线
DIN
数据输入
I/O缓冲
127
读/写线
DDOOUUTT
输输出出驱驱动动 39
4116 （16K × 1位） 芯片 写 过程
…
读读出出放放大大器器
…
CS
读出放大器
01
128
1列
选 择
… … …… … …
读出放大器
CS
0 … 63
64 … 127
2021/3/28
128 根行线
定时发生器
提供行地址选通/RAS、列地址选通/CAS和写信号/WE。
36
2021/3/28
DRAM控制电路的构成
37
2021/3/28
读/写周期
读时序
行、列地址分开传送
写时序
行地址 RAS 有效 列地址 CAS 有效 WE 为高电平 ，读有效 数据 DOUT 有效
行地址 RAS 有效 数据 DIN 有效 列地址 CAS 有效 写允许 WE 有效(低)
存取时间（访问时间）
从启动一次访问操作到完成该操作为止所经历的时间； 以ns为单位，存取时间又分读出时间、写入时间两种。
存取周期
存储器连续启动两次独立的访问所需的最小间隔时间。 以ns为单位，存取周期=存取时间+复原时间。
存储器带宽
每秒从存储器进出信息的最大数量；单位为位/秒或者字 节/秒。
13
2021/3/28
增强数据总线的驱动能力。
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2021/3/28
SRAM存储器的逻辑结构简图
存储体
•••
驱动器
•• •
读 写 电 路
• • •
数据总线
MDR
•••
译码器
控制电路
•••
MAR
地址总线
读写
23
2021/3/28
32K×8位的SRAM逻辑结构图
X方向： 8根地址线 输出选中
256行
输入输出时 分别打开不 同的缓冲器
动态RAM（DRAM） 主要用于构成系统主存
由MOS电路中的栅极电容保存二进制信息； 优点：集成度高，功耗约为SRAM的1/6，价格低； 缺点：访问速度慢，电容的放电作用会使信息丢失，要长
期保存数据必须定期刷新存储单元； 主要种类有：SDRAM、DDR SDRAM
16
2021/3/28
1、 基本的静态RAM存储元电路
高速缓冲存储器（Cache） 半导体存储器
能够被CPU直接访问，速度快，用于保存系统当前运行 中频繁使用的程序和数据；
控制存储器
半导体存储器
CPU内部的存储单元。
7
2021/3/28
3.1.2 存储器的分级结构（1/3）
8
2021/3/28
3.1.2 存储器的分级结构（2/3）
系统对存储器的要求：大容量、高速度、低成本 三级存储系统结构
半导体 存储器
非易失性存储器：断电后仍能保存信息的存储器； 磁盘
光盘
6
2021/3/28
3.1.1 存储器分类（3/3）
按在计算机系统中的作用分
主存储器 半导体存储器
能够被CPU直接访问，速度较快，用于保存系统当前运 行所需的所有程序和数据；
辅助存储器 磁盘、光盘存储器
不能被CPU直接访问，速度较慢，用于保存系统中的所 有的程序和数据；
送地址信息时，分行地址和列地址分别传送；
内部结构：比SRAM复杂
刷新电路：用于存储元的信息刷新； 行、列地址锁存器：用于保存完整的地址信息；
行选通信号 RAS（Row Address Strobe） 列选通信号 CAS（Columns Address Strobe）
DRAM的读写周期
与SRAM的读写周期相似，地址总线上的信号在同一个读写周 期内发生变化，分别为行地址、列地址；
第三章 内部存储器
目录
3.1 存储器概述 3.2 随机存储器 3.3 只读存储器 3.4 存储器与CPU的连接 3.5 并行存储器 3.6 Cache存储器
（理解） （理解） （理解） （掌握） （理解） （掌握）
2
2021/3/28
学习要求
理解存储系统的基本概念 熟悉主存的主要技术指标 掌握主存储器与CPU的连接方法 理解Cache的基本概念及工作原理 掌握Cache-主存地址映射方法
35
2021/3/28
DRAM控制电路的构成
地址多路开关
刷新时需要提供刷新地址，非刷新时需提供读写地址；
刷新定时器
间隔固定的时间提供一次刷新请求；
刷新地址计数器
刷新按行进行，用于提供对所要刷新的行进行计数；
仲裁电路
对同时产生的来自CPU的访问存储器的请求和来自刷新定 时器的刷新请求的优先权进行裁定；
译码电路延迟产生有效的片选信号
在写信号控制下，将数据写入存储单元中
各控制信号撤销（地址信号稍晚），数据维持一段时间
写入时间（tWD）
地址控制信号稳定后，到数据写入存储器所经历的时间；
维持时间（thD）
读控制信号失效后的数据维持时间；
28
2021/3/28
29
2021/3/28
下图是SRAM的写入时序图。R/W是读/写命令控制线，当R/W线 为低电平时，存储器按给定地址把数据线上的数据写入存储器。 请指出下图写入时序中的错误，并画出正确的写入时序图。
32
2021/3/28
单管存储元
四 管 存 储 元
33
2021/3/28
DRAM存储元的记忆原理
无有电电流流
位线 （数据线） 1. 读出时位线有电流 为 “1”
T
2. 写入时CS 充电为 “1”
01
Cs
放电 为 “0”
行结构
外部地址引脚比SRAM减少一半;
10
2021/3/28
3.1.3 存储单元地址的分配
字存储单元：存放一个机器字的存储单元 如果计算机中可编址的最小单位是字节，则该计算机
称为按字节寻址的计算机。一个机器字可以包含数个 字节，所以一个存储单元也可包含数个能够单独编址 的字节地址。
11
2021/3/28
3.1.4 主存储器的技术指标——存储容量
DDIINN
数据输入
II//OO缓缓冲冲
127
读/写线
DOUT
输出驱动 40
刷新周期
刷新的原因
DRAM的基本存储元——电容，会随着时间和温度而减少；
必须定期地对所有存储元刷新，以保持原来的信息。
刷新（再生）
在固定时间内对所有存储单元，通过“读出(不输出)—写入”
的方式恢复信息的操作过程；
刷新方式
2021/3/28
系统主存、 Cache
软盘硬盘 磁带 光盘
半导体 存储器
磁带 磁盘存储器
5
3.1.1 存储器分类（2/3）
按存储内容可变性分
只读存储器(ROM) 只能读出而不能写入的半导体存储器；
随机读写存储器(RAM)： 既能读出又能写入的半导体存储器；
半导体 存储器
按信息易失性分
易失性存储器：断电后信息即消失的存储器；
3.2.0 内部存储器的构成 3.2.1 静态RAM 3.2.2 动态RAM
15
2021/3/28
3.2.0 内部存储器的构成
静态RAM（SRAM） 主要用于构成Cache
由MOS电路构成的双稳触发器保存二进制信息； 优点：访问速度快，只要不掉电可以永久保存信息； 缺点：集成度低，功耗大，价格高；
从地址有效到外部数据总线上的数据信息稳定所经历的时间
片选有效时间（tEQ）、读控制有效时间（tGQ）
片选信号、读控制信号所需要维持的最短时间，二者相等；
从地址译码后，到数据稳定的时间间隔；
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2021/3/28
27
2021/3/28
SRAM存储器的写周期
写周期操作过程
存储器的写周期时序
CPU发出有效的地址信号，并提供所要写入的数据
求存储器带宽的例子
设某存储系统的存取周期为500ns，每个存取 周期可访问16位，则该存储器的带宽是多少？
存储带宽= 每周期的信息量 / 周期时长 = 16位/（500 X10-9）秒 = 3.2 X 107 位/秒 = 32 X106 位/秒 = 4MB/秒
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2021/3/28
3.2 RAM存储器
基本存储元
6个MOS管形成一位存储元或双稳态触发器 非易失性的存储元
64×4位的SRAM结构图
存储体排列成存储元阵列，不一定以存储单元形式组织；
芯片封装后，3种外部信号线 地址线：2n个单元，对应有n根地址线； 数据线：每个单元m位，对应有m根数据线； 控制线：读写控制信号 R/W
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2021/3/28
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2021/3/28
3.1 存储器概述
3.1.1 存储器分类 3.1.2 存储器的分级结构 3.1.3 存储单元的地址分配 3.1.4 存储器的技术指标
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2021/3/28
3.1.1 存储器分类（1/3）
按存储介质分 半导体存储器： 磁表面存储器： 光盘存储器：
按存取方式分 随机存储器： 顺序存储器： 半顺序存储器：
译码驱动器 选择线上用于增强驱动能力的电路。
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2021/3/28
SRAM存储器的组成（2/2）
I/O电路
一般包括读写电路和放大电路。
片选
用于决定当前芯片是否被CPU选中，进行访问。
读/写控制电路
决定对选中存储单元所要进行访问的类型。
输出驱动电路
存在死区时间，会影响CPU的访存操作；
分散式刷新
将每个系统工作周期分为两部分，前半部分用于DRAM读/写 /保持，后半部分用于刷新存储器的一行；
系统存取时间延长一倍，导致系统变慢；
CPU
缓存
主存
辅存
缓存－主存层次 主存－辅存层次
1、加上Cache的目的为提高速度 1、降低了成本，扩大了容量
2、内存包括Cache和主存
2、虚存系统包括主存和辅存
在CPU看来，容量相当于辅存容量，速度相当于Cache速度。
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2021/3/28
3.1.2 存储器的分级结构（3/3）
存储器分级结构中应解决的问题 当需从辅存中寻找指定内容调入主存时，如何准 确定位？ 依靠相应的辅助软硬件。 当CPU访问Cache，而待访问内容不在Cache中 时，应如何处理？ 从主存向Cache中调入相应内容。
一个写周期 中地址不允 许改变
2021/3/28
R/W信号必须在地址和 数据稳定时有效
一个写操作 中数据不允 许改变
30
正确的SRAM的写入时序图
31
2021/3/28
3.3.2 DRAM存储器
动态RAM（DRAM） 因为该存储器必须定时刷新，才能维持其中的信息 不变；
DRAM的存储元 由MOS晶体管和电容组成的记忆电路； 电容上的电量来表现存储的信息； 结构形式 四管存储元和单管存储元
存储器进行两次连续的读/写操作所必须的间隔时间； 大于实际的读出/写入时间；
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SRAM存储器的读周期
读周期操作过程
CPU发出有效的地址信号
存储器的读周期时序
译码电路延迟产生有效的片选信号
在读信号控制下，从存储单元中读出数据
各控制信号撤销（地址信号稍晚），数据维持一段时间
读出时间（tAQ）
位线
位线
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2 SRAM存储器逻辑结构
译码驱动方式 方法1：单译码 被选单元由字 线直接选定； 方法2：双译码 被选单元由X、 Y两个方向的 地址决定。
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2021/3/28
SRAM存储器的组成（1/2）
存储体 存储单元的集合，按位将各存储元组织成一个存 储矩阵；大容量存储器中，常用双译码方式来选 择存储单元。
存储容量：指存储器能存放二进制代码的总数。 存储容量=存储单元个数×存储字长 存储容量=存储单元个数×存储字长/8
要求： 已知存储容量，能计算出该存储器的地址线和数据线 的根数。 某机存储容量为 2K×16，则该系统所需的地址线 为 11 根，数据线位数为 16 根。
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2021/3/28
3.1.3 主存储器的技术指标——存储速度
以存储矩阵的行为单位刷新；
刷新过程中存储 器不能进行正常 的读写访问
故刷新计数器的长度与DRAM的行数相同；
刷新周期
从上一次对整个M刷新结束到下一次对整个M全部刷新一遍
为止的时间。 41
2021/3/28
DRAM的刷新方式
集中式刷新
在一个刷新周期内，利用一段固定时间，依次对存储矩阵的 所有行逐一刷新，在此期间停止对存储器的读/写操作；
读写、 选通 控制
2021/3/28
三维存储 阵列结构
Y方向： 7根地址线 输出选中
128列
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3 读、写周期波形图
存储器读/写的原则
读/写信号要在地址和片选均起作用，并经过一段时间 后有效；
读写信号有效期间不允许地址、数据发生变化； 地址、数据要维持整个周期内有效；
读周期时间（tRC）、写周期时间（tWC）
/CAS滞后于/RAS的时间必须要超过规定值； /RAS和/CAS的正负电平的宽度应大于规定值；
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2021/3/28
4116 （16K × 1位） 芯片 读 过程
…
读读出出放放大大器器
…
CS
读读出出放放大大器器
10
128
1列
选 择
… … …… … …
读读出出放放大大器器
CS
0 … 63
64 … 127
2021/3/28
128 行线
DIN
数据输入
I/O缓冲
127
读/写线
DDOOUUTT
输输出出驱驱动动 39
4116 （16K × 1位） 芯片 写 过程
…
读读出出放放大大器器
…
CS
读出放大器
01
128
1列
选 择
… … …… … …
读出放大器
CS
0 … 63
64 … 127
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128 根行线
定时发生器
提供行地址选通/RAS、列地址选通/CAS和写信号/WE。
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DRAM控制电路的构成
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2021/3/28
读/写周期
读时序
行、列地址分开传送
写时序
行地址 RAS 有效 列地址 CAS 有效 WE 为高电平 ，读有效 数据 DOUT 有效
行地址 RAS 有效 数据 DIN 有效 列地址 CAS 有效 写允许 WE 有效(低)
存取时间（访问时间）
从启动一次访问操作到完成该操作为止所经历的时间； 以ns为单位，存取时间又分读出时间、写入时间两种。
存取周期
存储器连续启动两次独立的访问所需的最小间隔时间。 以ns为单位，存取周期=存取时间+复原时间。
存储器带宽
每秒从存储器进出信息的最大数量；单位为位/秒或者字 节/秒。
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增强数据总线的驱动能力。
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SRAM存储器的逻辑结构简图
存储体
•••
驱动器
•• •
读 写 电 路
• • •
数据总线
MDR
•••
译码器
控制电路
•••
MAR
地址总线
读写
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32K×8位的SRAM逻辑结构图
X方向： 8根地址线 输出选中
256行
输入输出时 分别打开不 同的缓冲器
动态RAM（DRAM） 主要用于构成系统主存
由MOS电路中的栅极电容保存二进制信息； 优点：集成度高，功耗约为SRAM的1/6，价格低； 缺点：访问速度慢，电容的放电作用会使信息丢失，要长
期保存数据必须定期刷新存储单元； 主要种类有：SDRAM、DDR SDRAM
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1、 基本的静态RAM存储元电路
高速缓冲存储器（Cache） 半导体存储器
能够被CPU直接访问，速度快，用于保存系统当前运行 中频繁使用的程序和数据；
控制存储器
半导体存储器
CPU内部的存储单元。
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3.1.2 存储器的分级结构（1/3）
8
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3.1.2 存储器的分级结构（2/3）
系统对存储器的要求：大容量、高速度、低成本 三级存储系统结构
半导体 存储器
非易失性存储器：断电后仍能保存信息的存储器； 磁盘
光盘
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3.1.1 存储器分类（3/3）
按在计算机系统中的作用分
主存储器 半导体存储器
能够被CPU直接访问，速度较快，用于保存系统当前运 行所需的所有程序和数据；
辅助存储器 磁盘、光盘存储器
不能被CPU直接访问，速度较慢，用于保存系统中的所 有的程序和数据；
送地址信息时，分行地址和列地址分别传送；
内部结构：比SRAM复杂
刷新电路：用于存储元的信息刷新； 行、列地址锁存器：用于保存完整的地址信息；
行选通信号 RAS（Row Address Strobe） 列选通信号 CAS（Columns Address Strobe）
DRAM的读写周期
与SRAM的读写周期相似，地址总线上的信号在同一个读写周 期内发生变化，分别为行地址、列地址；
第三章 内部存储器
目录
3.1 存储器概述 3.2 随机存储器 3.3 只读存储器 3.4 存储器与CPU的连接 3.5 并行存储器 3.6 Cache存储器
（理解） （理解） （理解） （掌握） （理解） （掌握）
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学习要求
理解存储系统的基本概念 熟悉主存的主要技术指标 掌握主存储器与CPU的连接方法 理解Cache的基本概念及工作原理 掌握Cache-主存地址映射方法
35
2021/3/28
DRAM控制电路的构成
地址多路开关
刷新时需要提供刷新地址，非刷新时需提供读写地址；
刷新定时器
间隔固定的时间提供一次刷新请求；
刷新地址计数器
刷新按行进行，用于提供对所要刷新的行进行计数；
仲裁电路
对同时产生的来自CPU的访问存储器的请求和来自刷新定 时器的刷新请求的优先权进行裁定；
译码电路延迟产生有效的片选信号
在写信号控制下，将数据写入存储单元中
各控制信号撤销（地址信号稍晚），数据维持一段时间
写入时间（tWD）
地址控制信号稳定后，到数据写入存储器所经历的时间；
维持时间（thD）
读控制信号失效后的数据维持时间；
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2021/3/28
下图是SRAM的写入时序图。R/W是读/写命令控制线，当R/W线 为低电平时，存储器按给定地址把数据线上的数据写入存储器。 请指出下图写入时序中的错误，并画出正确的写入时序图。
32
2021/3/28
单管存储元
四 管 存 储 元
33
2021/3/28
DRAM存储元的记忆原理
无有电电流流
位线 （数据线） 1. 读出时位线有电流 为 “1”
T
2. 写入时CS 充电为 “1”
01
Cs
放电 为 “0”
行结构
外部地址引脚比SRAM减少一半;
10
2021/3/28
3.1.3 存储单元地址的分配
字存储单元：存放一个机器字的存储单元 如果计算机中可编址的最小单位是字节，则该计算机
称为按字节寻址的计算机。一个机器字可以包含数个 字节，所以一个存储单元也可包含数个能够单独编址 的字节地址。
11
2021/3/28
3.1.4 主存储器的技术指标——存储容量
DDIINN
数据输入
II//OO缓缓冲冲
127
读/写线
DOUT
输出驱动 40
刷新周期
刷新的原因
DRAM的基本存储元——电容，会随着时间和温度而减少；
必须定期地对所有存储元刷新，以保持原来的信息。
刷新（再生）
在固定时间内对所有存储单元，通过“读出(不输出)—写入”
的方式恢复信息的操作过程；
刷新方式
2021/3/28
系统主存、 Cache
软盘硬盘 磁带 光盘
半导体 存储器
磁带 磁盘存储器
5
3.1.1 存储器分类（2/3）
按存储内容可变性分
只读存储器(ROM) 只能读出而不能写入的半导体存储器；
随机读写存储器(RAM)： 既能读出又能写入的半导体存储器；
半导体 存储器
按信息易失性分
易失性存储器：断电后信息即消失的存储器；
3.2.0 内部存储器的构成 3.2.1 静态RAM 3.2.2 动态RAM
15
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3.2.0 内部存储器的构成
静态RAM（SRAM） 主要用于构成Cache
由MOS电路构成的双稳触发器保存二进制信息； 优点：访问速度快，只要不掉电可以永久保存信息； 缺点：集成度低，功耗大，价格高；
从地址有效到外部数据总线上的数据信息稳定所经历的时间
片选有效时间（tEQ）、读控制有效时间（tGQ）
片选信号、读控制信号所需要维持的最短时间，二者相等；
从地址译码后，到数据稳定的时间间隔；
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SRAM存储器的写周期
写周期操作过程
存储器的写周期时序
CPU发出有效的地址信号，并提供所要写入的数据
求存储器带宽的例子
设某存储系统的存取周期为500ns，每个存取 周期可访问16位，则该存储器的带宽是多少？
存储带宽= 每周期的信息量 / 周期时长 = 16位/（500 X10-9）秒 = 3.2 X 107 位/秒 = 32 X106 位/秒 = 4MB/秒
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3.2 RAM存储器
基本存储元
6个MOS管形成一位存储元或双稳态触发器 非易失性的存储元
64×4位的SRAM结构图
存储体排列成存储元阵列，不一定以存储单元形式组织；
芯片封装后，3种外部信号线 地址线：2n个单元，对应有n根地址线； 数据线：每个单元m位，对应有m根数据线； 控制线：读写控制信号 R/W
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3.1 存储器概述
3.1.1 存储器分类 3.1.2 存储器的分级结构 3.1.3 存储单元的地址分配 3.1.4 存储器的技术指标
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3.1.1 存储器分类（1/3）
按存储介质分 半导体存储器： 磁表面存储器： 光盘存储器：
按存取方式分 随机存储器： 顺序存储器： 半顺序存储器：