基于FPGA伪码快速捕获的优化设计

基于FPGA伪码快速捕获的优化设计
黄鹏;赵远鸿
【摘要】为了在扩频通信中实现伪码的快速捕获,通过对相关积分包络算法的改进,对接收信号未知伪码进行相位搜索,完成了FPGA仿真验证,实现的伪码捕获具有结果误差小、捕获时间短、占用资源少等特点.%In order to realize the quick pseudo-code capture in spread spectrum communication, the correlative integral enveloping algorithms was improved.The phase search for the unknown pseudo-code in the received signal is performed with the algorithm.The simulation verification of FPGA was completed.The pseudo-code capture method has the following characteristics: small error, short capturing time, less resource occupation.
【期刊名称】《现代电子技术》
【年(卷),期】2011(034)003
【总页数】3页(P112-114)
【关键词】包络算法;相位搜索;快速捕获;FPGA
【作者】黄鹏;赵远鸿
【作者单位】湖南交通职业技术学院汽车工程系,湖南,长沙,410004;中南大学,信息科学与工程学院,湖南,长沙,410083
【正文语种】中文
【中图分类】TN914-34
0 引言
在直扩通信中，伪码的捕获是整个直扩系统的关键和核心，它包括伪码发生电路、伪码相关积分判决电路和多通道伪码快捕电路三部分。

而传统的伪码捕获大多采用专用芯片，虽然其外围电路简单、功能实现容易控制，但它们的大部分功能已经固化，兼容性较差，缺少产品开发的灵活性，后续升级困难等。

因此，本文利用FPGA运算快速、易于升级等优点，在简化算法的基础上快速捕获到伪码，使码相位误差减小到±0.5个伪码chip速率以内。

用Verilog语言对整个下变频进行行为描述建模[1]，并给出相应的仿真综合结果。

1 伪码捕获方案理论分析
伪码捕获的数据流是采样信号经数字下变频后得到的两路正交信号速率[2]，利用DSP处理芯片很难完成高频实时处理任务，而FPGA中通常有大容量ROM资源，能够满足查找表所需的ROM资源，所以更适合用FPGA来实现伪码捕获。

伪码
捕获是由伪码电路产生相位不断变化的8通道伪码。

对接收信号未知伪码相位区
间进行搜索，将伪码相位误差减小到±0.5个伪码chip速率以内，从而方便进一步对伪码进行跟踪，以得到同步伪码序列[3]。

c(iTs-τ)sin(ΔωiTs+φ)
(1)
c(iTs-τ)cos(ΔωiTs+φ)
(2)
(3)
式中:d(iTs-τ)为数据信息波形;c(iTs-τ)为伪码波形;τ为时延;数据比特宽度
Td=LTs=L0Tchip为相关积分时间，本地伪码为c(iTs)，Δf=17.798 MHz，
L=255为这一个PN码周期上所有采样点的个数。

若本地伪码与接收信号的伪码完全同步，且频率偏差小到零，则判决量可写成
M(k)=LA=255×255=65 025，A为输入信号的最大幅值，捕获过程就是用M(k)
和门限值进行比较，来判断伪码是否捕获。

由于系统开始工作时，PN码序列的相位不确定，可能是PN码周期长度L0上的任何一个相位[4]；将本地PN码周期长度L0分成N个相位搜索区域，这些区域的PN码都是彼此的移位序列，每个相位搜索区域对应着一组搜索通道，如图1所示，有8个相位搜索通道。

图1中，每隔Td时间，8个捕获通道就分别输出一个累加的能量值，比较并送出最大值及其对应的通道号，将最大值与一个预置门限进行比较。

根据实际信道特性设定门限值，一般取捕获理论门限值的0.25～0.5倍。

若小于门限，则调整 PN码0.5Tchip相位；若大于门限，则进入捕获验证阶段，输出最大值相应的通道号。

图1 多搜索通道的伪码捕获原理图
捕获时间是同步捕获系统最重要的指标[5]，相位搜索过程中每次调整0.5Tchip，
则在最恶劣的情况下，搜索完8个通道所有PN码相位序列，需要的最大捕获时
间为：TAmax=5Td·L0。

情况最好时，本地序列一开始就能与接收信号相位一致，只经过一次积分就实现了捕获，即为最小捕获时间：TAmin=Td。

设伪码各相位
状态出现的概率相同，于是PN码相位的搜索捕获法的平均捕获时间为：
(4)
2 伪码发生电路
由于信号数据速率为142.56 kHz，带宽较窄，所以进行扩频编码将窄带信号扩展
成功率谱较低的宽带信号。

选择m码的本原多项式f(x)=1+x2+x3+x4+x8,周期
均为28-1=255。

PN发生器将伪码平均分为8个相位，每相之间均相差64个码元，它会随着码时钟扣除电路控制脉冲而发生相位移动[6]。

图2为PN码发生电路的仿真波形。

图中，clk为系统脉冲，即采样时钟；pnclk是伪码时钟，是由clk 进行8分频后产生的；reset为复位信号，高电平有效。

仿真结果表明，设计的伪码发生电路实现了pn_out伪码输出，而pnseg_out[7：0]就是同一伪码但序列的相位不同的波形。

3 包络算法的改进
包络算法是求平方和再开方的过程，该算法是扩频通信系统的核心算法，系统中伪码和载波的同步都建立在这个算法基础之上[4]。

传统的乘法器分时复用采用的包络算法(式(3))计算比较冗长，所耗硬件及时延虽然相对有一定的改善，但是并没有得到实质性的解决。

而采用RobertsonM″(k)=max{|I(k)|/2+|Q(k)|,|I(k)|+|Q(k)|/2}近似算法虽然简化了算法，但却要占用大量的硬件资源[3]，因此本文提出了绝对值求和包络算法，即：
M′(k)=|I(k)|+|Q(k)|
(5)
当I(k)=Q(k)时，得到如图3所示的比较图，其中横坐标为I(k)，纵坐标为
M(k),M″(k)和M′(k)的幅值大小。

几种算法改进后所占资源和时间如表1所示。

图2 伪码发生电路的波形仿真
图3 M(k)，M′(k)和M″(k)曲线比较图表1 三种包络算法资源时间比较
切片浮点切片输入查找表乘法器最小输入时间 /ns传统包络算法
91716211.373Robertson算法21103808.893改进后的包络算法610904.879 由以上分析和表1的结果表明，改进后的包络算法，减化了算法的计算过程，由于该算法所涉及寄存器可以分时复用，没有进行大小比较，故大大减少了系统资源的使用率，同时时延相对得到了较大的优化[7]。

简化的相关积分提取电路如图4
图4 改进后的相关积分提取电路
4 伪码捕获的实现
本文将两路正交信号I(k)和Q(k)经过包络算法进行相位搜索，从而得到相位误差只有0.5个码元速率的同步伪码，结果如图5所示。

其中，mul0～mul7是8个通道的判决量输出，bit_start为伪码初始标志位，pnreg_out为伪码捕获输出，其中mul7大于门限58700，则伪码捕获控制位control1由高电平变为低电平，伪码捕获输出为pnreg_out[4]。

图5 PN码捕获电路仿真波形图
5 结语
针对扩频通信接收的伪码捕获在特定的输入信号下，通过包络算法进行相位搜索，从而实现了伪码的快速捕获[8]。

利用仿真结果在软件Matlab上的建模，其结果完全一致，表明了设计的正确性。

在Xilinx公司的FPGA集成设计软件ISE 7.1环境下选用XC3S5000-4FG900，实现了综合和映射。

本文对传统的包络算法进行改进，从而节约了硬件资源，缩短了延时，使整个扩频通信接收系统性能得到很大的提高。

该电路为伪码同步提供了粗同步信号，为扩频系统的研究提供了良好的借鉴。

参考文献
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