半导体名词解释

1.何谓 PIE? PIE 的主要工作是什幺 ?
答： Process Integration Engineer( 工艺整合工程师 ), 主要工作是整合各部门的资源 , 对工艺持续进行改善 , 确保产品的良率（ yield ）稳定良好。

2. 200mm ， 300mm Wafer 代表何意义 ?
答： 8 吋硅片 (wafer) 直径为 200mm , 直径为 300mm硅片即 12 吋.
3. 目前中芯国际现有的三个工厂采用多少mm的硅片 (wafer) 工艺？未来北京
的 Fab4(四厂 ) 采用多少 mm的 wafer 工艺？
答：当前 1~3 厂为 200mm(8英寸 ) 的 wafer, 工艺水平已达 0.13um 工艺。

未来北京厂工艺wafer 将使用 300mm(12英寸 ) 。

4. 我们为何需要 300mm?
答： wafer size 变大，单一 wafer 上的芯片数 (chip) 变多，单位成本
降低
200→300 面积增加 2.25 倍 , 芯片数目约增加 2.5 倍
5.所谓的 0.13 um 的工艺能力 (technology) 代表的是什幺意义？
答：是指工厂的工艺能力可以达到 0.13 um的栅极线宽。

当栅极的线宽
做的越小时，整个器件就可以变的越小，工作速度也越快。

6.从 0.35um->0.25um->0.18um->0.15um->0.13um 的 technology 改变又代表的是什幺意义？
答：栅极线的宽（该尺寸的大小代表半导体工艺水平的高低）做的越小时，工艺的难度便相对提高。

从 0.35um -> 0.25um -> 0.18um -> 0.15um ->
0.13um 代表着每一个阶段工艺能力的提升。

7. 一般的硅片 (wafer) 基材 (substrate) 可区分为 N,P 两种类型（type ）,何谓 N, P-type wafer?
答： N-type wafer 是指掺杂 negative As) 的硅片 , P-type 的 wafer 是指掺杂 positive B、In) 的硅片。

元素 (5 价电荷元素，例如： P、元素 (3 价电荷元素 , 例如：
8. 工厂中硅片（ wafer ）的制造过程可分哪几个工艺过程(module) ？
答：主要有四个部分： DIFF（扩散）、TF(薄膜 ) 、PHOTO（光刻）、ETCH （刻蚀）。

其中 DIFF 又包括 FURNACE(炉管 ) 、WET(湿刻 ) 、IMP(离子注入) 、 RTP(快速热处理 ) 。

TF 包括 PVD(物理气相淀积 ) 、 CVD(化学气相淀积 ) 、CMP(化学机械研磨 ) 。

硅片的制造就是依据客户的要求，不断的在不同工艺过程
（ module）间重复进行的生产过程，最后再利用电性的测试，确保产品良好。

9.一般硅片的制造常以几 P 几 M 及光罩层数 (mask layer) 来代表硅片工艺的时
间长短，请问几P 几 M及光罩层数 (mask layer) 代表什幺意义？
答：几 P几 M代表硅片的制造有几层的Poly( 多晶硅 ) 和几层的 metal( 金
属导线 ). 一般 0.15um 的逻辑产品为 1P6M( 1 层的 Poly 和 6 层的 metal) 。

而
光罩层数（ mask layer ）代表硅片的制造必需经过几次的PHOTO（光刻） .
10. Wafer 下线的第一道步骤是形成start oxide 和 zero layer? 其中 start oxide 的目的是为何？
答：①不希望有机成分的光刻胶直接碰触Si 表面。

②在 laser 刻号过程中 , 亦可避免被产生的粉尘污染。

11. 为何需要 zero layer?
答：芯片的工艺由许多不同层次堆栈而成的, 各层次之间以zero layer 当做对准的基准。

12. Laser mark 是什幺用途
答： Laser mark 是用来刻一样 , 一个 ID 代表一片硅片的身份。

Wafer ID 又代表什幺意义 ?
wafer ID, Wafer ID 就如同硅片的身份证
13. 一般硅片的制造 (wafer process) 过程包含哪些主要部分？
答：①前段（ frontend ）- 元器件 (device) 的制造过程。

②后段（ backend）- 金属导线的连接及护层（passivation ）
14. 前段（ frontend ）的工艺大致可区分为那些部份?
答：① STI 的形成 ( 定义 AA区域及器件间的隔离 )
②阱区离子注入（ well implant ）用以调整电性
③栅极 (poly gate) 的形成
④源 / 漏极（ source/drain ）的形成
⑤硅化物 (salicide) 的形成
15.STI是什幺的缩写 ? 为何需要 STI?
答： STI: Shallow Trench Isolation( 浅沟道隔离 ) ，STI 可以当做两个组件（ device ）间的阻隔 , 避免两个组件间的短路 .
16.AA是哪两个字的缩写 ? 简单说明 AA 的用途 ?
答： Active Area, 即有源区，是用来建立晶体管主体的位置所在，在其上形成源、漏和栅极。

两个 AA区之间便是以 STI 来做隔离的。

17. 在 STI 的刻蚀工艺过程中，要注意哪些工艺参数？
答：① STI etch （刻蚀）的角度；
②STI etch 的深度；
③STI etch 后的 CD尺寸大小控制。

(CD control, CD=critical dimension)
18. oxide
在 STI 的形成步骤中有一道liner oxide （线形氧化层） , liner 的特性功能为何？
答： Liner oxide 为 1100C, 120 min 高温炉管形成的氧化层，其功能
为：
①修补进 STI etch 造成的基材损伤；
②将 STI etch 造成的 etch 尖角给于圆化 ( corner rounding) 。

19. 一般的阱区离子注入调整电性可分为那三道步骤? 功能为何？
答：阱区离子注入调整是利用离子注入的方法在硅片上形成所需要的组件电子
特性，一般包含下面几道步骤：
①Well Implant ：形成 N,P 阱区；
②Channel Implant ：防止源 / 漏极间的漏电；
③ Vt Implant ：调整 Vt （阈值电压）。

20. 一般的离子注入层次（Implant layer ）工艺制造可分为那几道步骤?
答：一般包含下面几道步骤：
①光刻 (Photo) 及图形的形成；
②离子注入调整；
③离子注入完后的ash (plasma( 等离子体 ) 清洗 )
④光刻胶去除（ PR strip ）
21. Poly （多晶硅）栅极形成的步骤大致可分为那些?
答：① Gate oxide( 栅极氧化层 ) 的沉积；
②Poly film 的沉积及 SiON(在光刻中作为抗反射层的物质 ) 的沉积）；
③ Poly 图形的形成 (Photo) ；
④Poly 及 SiON的 Etch ；
⑤Etch 完后的 ash( plasma( 等离子体 ) 清洗 ) 及光刻胶去除（ PR strip ）；
⑥ Poly 的 Re-oxidation （二次氧化）。

22.Poly（多晶硅）栅极的刻蚀 (etch) 要注意哪些地方？答：① Poly
的 CD(尺寸大小控制；
②避免 Gate oxie 被蚀刻掉，造成基材（ substrate
23. 何谓 Gate oxide ( 栅极氧化层 )?
答：用来当器件的介电层，利用不同厚度的
电压对不同器件进行开关）受损 .
gate oxide , 可调节栅极
24.源/ 漏极 (source/drain) 的形成步骤可分为那些 ?
答：① LDD的离子注入（ Implant ）；
②Spacer 的形成；
③N+/P+IMP 高浓度源 / 漏极 (S/D) 注入及快速热处理 (RTA ： Rapid
25.LDD是什幺的缩写 ? 用途为何 ?
答： LDD: Lightly Doped Drain. LDD 是使用较低浓度的源 / 漏极 , 以防止组件产生热载子效应的一项工艺。

26. 何谓 Hot carrier effect ( 热载流子效应 )?
答：在线寛小于0.5um 以下时 , 因为源 / 漏极间的高浓度所产生的高电场, 导致载流子在移动时被加速产生热载子效应 , 此热载子效应会对 gate oxide 造成破坏 , 造成组件损伤。

27. 何谓 Spacer? Spacer 蚀刻时要注意哪些地方？
答：在栅极 (Poly) 的两旁用dielectric （介电质）形成的侧壁，主要
由 Ox/SiN/Ox 组成。

蚀刻 spacer 时要注意其 CD大小， profile( 剖面轮廓 ) ，及remain oxide( 残留氧化层的厚度 )
28.Spacer的主要功能 ?
答：①使高浓度的源 / 漏极与栅极间产生一段 LDD区域 ; ②作
为 Contact Etch 时栅极的保护层。

29. 为何在离子注入后 , 需要热处理 ( Thermal Anneal) 的工艺 ?
答：①为恢复经离子注入后造成的芯片表面损伤 ; ②使注
入离子扩散至适当的深度 ; ③使注入离子移动到适当的晶格位置。

30.SAB是什幺的缩写 ? 目的为何？
答：SAB：Salicide block, 用于保护硅片表面，在 RPO(Resist Protect
Oxide) 的保护下硅片不与其它Ti, Co 形成硅化物 (salicide)
31. 简单说明 SAB工艺的流层中要注意哪些?
答：① SAB 光刻后（ photo ），刻蚀后 (etch) 的图案（特别是小块区域）。

要确定有完整的包覆（ block ）住必需被包覆（ block ）的地方。

②remain oxide ( 残留氧化层的厚度 ) 。

32.
电阻值（
何谓硅化物 ( salicide)?
答：Si 与 Ti 或 Co 形成
Rs, Rc ）。

TiSix 或CoSix, 一般来说是用来降低接触
33. 硅化物 (salicide) 的形成步骤主要可分为哪些
答：① Co(或 Ti)+TiN 的沉积；
②第一次 RTA（快速热处理）来形成Salicide 。

③将未反应的 Co(Ti) 以化学酸去除。

④第二次 RTA ( 用来形成 Ti 的晶相转化 , 降低其阻值 ) 。

34. MOS 器件的主要特性是什幺？
答：它主要是通过栅极电压（Vg）来控制源，漏极 (S/D) 之间电流，实
现其开关特性。

35. 我们一般用哪些参数来评价device 的特性？
答：主要有 Idsat 、Ioff 、Vt、Vbk(breakdown)、Rs、Rc；一般要求 Idsat 、Vbk (breakdown) 值尽量大， Ioff 、Rc 尽量小， Vt 、 Rs 尽量接近设计值 .
36. 什幺是 Idsat?Idsat 代表什幺意义？
答：饱和电流。

也就是在栅压(Vg) 一定时，源 / 漏(Source/Drain) 之间流动的最大电流 .
37. 在工艺制作过程中哪些工艺可以影响到Idsat?
答： Poly CD(多晶硅尺寸 ) 、 Gate oxide Thk( 栅氧化层厚度 ) 、AA(有源
区) 宽度、 Vt imp. 条件、 LDD imp. 条件、 N+/P+ imp. 条件。

38. 什幺是 Vt? Vt 代表什幺意义？
答：阈值电压（ Threshold Voltage ），就是产生强反转所需的最小电压。

当栅极电压 Vg<Vt 时, MOS 处于关的状态，而 Vg〉=Vt 时，源 / 漏之间便产生导电沟道，MOS处于开的状态。

39. 在工艺制作过程中哪些工艺可以影响到Vt?
答： Poly CD 、Gate oxide Thk. ( 栅氧化层厚度 ) 、AA(有源区 ) 宽度及
Vt imp. 条件。

40. 什幺是 Ioff? Ioff 小有什幺好处
答：关态电流， Vg=0 时的源、漏级之间的电流，一般要求此电流值越
小越好。

Ioff 越小 , 表示栅极的控制能力愈好, 可以避免不必要的漏电流( 省电 ) 。

41. 什幺是 device breakdown voltage?
答：指崩溃电压（击穿电压），在 Vg=Vs=0 时， Vd 所能承受的最大电压，当Vd 大于此电压时，源、漏之间形成导电沟道而不受栅压的影响。

在器件越做越小的情况下，这种情形会将会越来越严重。

42. 何谓 ILD? IMD? 其目的为何？
答： ILD ： Inter Layer Dielectric, metal 的隔离（isolation ），而 IMD：Inter 与 metal 的隔离（ isolation ） . 要注意 ILD
是用来做device 与第一层Metal Dielectric ，是用来做 metal 及 IMD 在 CMP后的厚度控制。

43. 一般介电层 ILD 的形成由那些层次组成？
答：① SiON 层沉积 ( 用来避免上层 B,P 渗入器件 ) ；
② BPSG（掺有硼、磷的硅玻璃）层沉积；
③ PETEOS（等离子体增强正硅酸乙脂）层沉积；
最后再经 ILD Oxide CMP(SiO2 的化学机械研磨 ) 来做平坦化。

44. 一般介电层 IMD 的形成由那些层次组成？
答：① SRO层沉积 ( 用来避免上层的氟离子往下渗入器件) ；
② HDP-FSG（掺有氟离子的硅玻璃）层沉积;
③ PE-FSG（等离子体增强 , 掺有氟离子的硅玻璃）层沉积；
使用 FSG的目的是用来降低dielectric k 值, 减低金属层间的寄生电容。

最后再经 IMD Oxide CMP(SiO2 的化学机械研磨 ) 来做平坦化。

45.简单说明 Contact(CT) 的形成步骤有那些 ?
答： Contact 是指器件与金属线连接部分，分布在poly 、AA上。

①Contact 的 Photo（光刻）；
② Contact 的 Etch 及光刻胶去除 (ash & PR strip) ；
③Glue layer （粘合层）的沉积；
④ CVD W（钨）的沉积
⑤ W-CMP。

46. Glue layer （粘合层）的沉积所处的位置、成分、薄膜沉积方法是
什幺？
答：因为W较难附着在Salicide 上, 所以必须先沉积只Glue layer 再沉积W
Glue layer 是为了增强粘合性而加入的一层。

主要在 salicide 与 W(CT)、W(VIA) 与 metal 之间 , 其成分为 Ti 和 TiN, 分别采用 PVD 和 CVD方式制作。

47. 为何各金属层之间的连接大多都是采用CVD的 W-plug( 钨插塞 )?
答：① 因为 W有较低的电阻；
②W 有较佳的 step coverage( 阶梯覆盖能力 ) 。

48. 一般金属层 (metal layer) 的形成工艺是采用哪种方式?大致可分为那些步骤
答：①PVD ( 物理气相淀积) Metal film 沉积
②光刻 (Photo) 及图形的形成；
③Metal film etch 及 plasma( 等离子体 ) 清洗（此步驺为连序工艺，在同一个机台内完成，其目的在避免金属腐蚀）
④ Solvent 光刻胶去除。

49. Top metal 和 inter metal 的厚度，线宽有何不同 ?
答：Top metal 通常要比 inter metal 厚得多，0.18um 工艺中 inter metal 为 4KA,而 top metal 要 8KA.主要是因为 top metal 直接与外部电路相接，所承
受负载较大。

一般top metal 的线宽也比 inter metal 宽些。

50. 在量测 Contact /Via （是指 metal 与 metal 之间的连接）的接触窗
开的好不好时 , 我们是利用什幺电性参数来得知的?
答：通过 Contact 或 Via 的 Rc 值， Rc 值越高，代表接触窗的电阻越
大 , 一般来说我们希望Rc 是越小越好的。

51. 什幺是 Rc? Rc 代表什幺意义？
答：接触窗电阻，具体指金属和半导体（contact ）或金属和金属 (via) ，在相接触时在节处所形成的电阻，一般要求此电阻越小越好。

52.影响 Contact (CT) Rc 的主要原因可能有哪些 ?
答：① ILD CMP 的厚度是否异常；
②CT 的 CD大小；
③ CT 的刻蚀过程是否正常；
④接触底材的质量或浓度（Salicide ， non-salicide) ；
⑤CT的 glue layer （粘合层）形成；
⑥ CT的 W-plug。

53. 在量测 Poly/metal 导线的特性时 , 是利用什幺电性参数得知?
答：可由电性量测所得的spacing & Rs 值来表现导线是否异常。

54. 什幺是 spacing? 如何量测 ?
答：在电性测量中，给一条线(poly or metal) 加一定电压，测量与此
线相邻但不相交的另外一线的电流，此电流越小越好。

当电流偏大时代表导线间
可能发生短路的现象。

55. 什幺是 Rs?
答：片电阻（单位面积、单位长度的电阻），用来量测导线的导电情况
如何。

一般可以量测的为AA(N+,P+), poly & metal.
56. 影响 Rs 有那些工艺 ?
答：①导线line （ AA, poly & metal ）的尺寸大小。

(CD=critical dimension)
②导线 line （poly & metal ）的厚度。

③导线 line (AA, poly & metal) 的本身电导性。

（在
能为注入离子的剂量有关）
57. 一般护层的结构是由哪三层组成?
答：① HDP Oxide( 高浓度等离子体二氧化硅)
② SRO Oxide（ Silicon rich oxygen 富氧二氧化硅）
AA, poly line 时可
③SiN Oxide
58. 护层的功能是什幺 ?
答：使用 oxide 或 SiN 层, 空气相接触而造成电路损害。

59. Alloy 的目的为何 ?
答：① Release 各层间的用来保护下层的线路，以避免与外界的水汽、stress （应力），形成良好的层与层之间的
接触面
② 降低层与层接触面之间的电阻。

60. 工艺流程结束后有一步骤为WAT，其目的为何 ?
答： WAT(wafer acceptance test), 是在工艺流程结束后对芯片做的电
性测量，用来检验各段工艺流程是否符合标准。

（前段所讲电学参数 Idsat, Ioff, Vt,
Vbk(breakdown), Rs, Rc 就是在此步骤完成）
61.WAT电性测试的主要项目有那些 ? 答：①
器件特性测试；
② Contact resistant (Rc) ；
③Sheet resistant (Rs) ；
④Break down test ；
⑤ 电容测试；
⑥ Isolation (spacing test) 。

62. 什么是 WAT Watch系统 ? 它有什么功能 ?
答： Watch 系统提供 PIE 工程师一个工具 , 来针对不同 WAT测试项目 , 设置不同的栏住产品及发出Warning 警告标准 , 能使 PIE 工程师早期发现工艺上
的问题。

63. 什么是 PCM SPEC?
答： PCM (Process control monitor) SPEC 广义而言是指芯片制造过
程中所有工艺量测项目的规格, 狭义而言则是指 WAT测试参数的规格。

64. 当 WAT量测到异常是要如何处理?
答：① 查看 WAT机台是否异常 , 若有则重测之
②利用手动机台 Double confirm
③检查产品是在工艺流程制作上是否有异常记录
④ 切片检查
65. 什么是 EN? EN有何功能或用途 ?
答：由 CE 发出 , 详记关于某一产品的相关信息 ( 包括 Technology ID, Reticle and some split condition ETC⋯.) 或是客户要求的事项 ( 包括 HOLD,
Split, Bank, Run to complete, Package ⋯.), 根据 EN提供信息我们才可以建立 Process flow 及处理此产品的相关动作。

66.PIE工程师每天来公司需要 Check 哪些项目 ( 开门五件事 )?
答：① Check MES系统 , 察看自己 Lot 情况
②处理 in line hold lot.(defect, process, WAT)
③分析汇总相关产品in line 数据 .(raw data & SPC)
④分析汇总相关产品 CP test 结果
⑤参加晨会 , 汇报相关产品信息
67.WAT工程师每天来公司需要 Check 哪些项目 ( 开门五件事 )?
答：① 检查 WAT机台 Status
②检查及处理 WAT hold lot
③检查前一天的 retest wafer 及量测是否有异常
④是否有新产品要到 WAT
⑤ 交接事项
68.BR工程师每天来公司需要 Check哪些项目 ( 开门五件事 )?
答：① Pass down
②Review urgent case status
③Check MES issues which reported by module and line
④ Review documentation
⑤ Review task status
69.ROM是什幺的缩写 ?
答： ROM: Read only memory 唯读存储器
70.何谓 YE?
答： Yield Enhancement 良率改善
71.YE在 FAB中所扮演的角色？
答：针对工艺中产生缺陷的成因进行追踪，数据收集与分析，改善评估等工作。

进而与相关工程部门工程师合作提出改善方案并作效果评估。

72. YE工程师的主要任务？
答：① 降低突发性异常状况。

(Excursion reduction)
②改善常态性缺陷状况。

(Base line defect improvement)
73. 如何 reduce excursion?
答：有效监控各生产机台及工艺上的缺陷现况 , defect level 异常升高时迅速予以查明，并协助异常排除与防止再发。

74. 如何 improve base line defect?
答：藉由分析产品失效或线上缺陷监控等资料，而发掘重点改善目标。

持续不断推动机台与工艺缺陷改善活动，降低 defect level 使产品良率于稳定中不断提升
75. YE 工程师的主要工作内容？
答：① 负责生产过程中异常缺陷事故的追查分析及改善工作的调查与
推动。

②评估并建立各项缺陷监控(monitor) 与分析系统。

③ 开发并建立有效率的缺陷工程系统，提升缺陷分析与改善的能力。

④协助 module 建立 off-line defect monitor system, 以有效反应生产机台状况。

76. 何谓 Defect?
答： Wafer 上存在的有形污染与不完美，包括
①Wafer 上的物理性异物（如：微尘，工艺残留物，不正常反应生成物）。

②化学性污染（如：残留化学药品，有机溶剂）。

③图案缺陷（如： Photo 或 etch 造成的异常成象，机械性刮伤变形，厚度不均匀造成的
颜色异常）。

④ Wafer 本身或制造过程中引起的晶格缺陷。

77. Defect 的来源？
答：① 素材本身：包括wafer, 气体，纯水，化学药品。

② 外在环境：包含洁净室，传送系统与程序。

③ 操作人员：包含无尘衣，手套。

④ 设备零件老化与制程反应中所产生的副生成物。

78. Defect 的种类依掉落位置区分可分为?
答：①Random defect : defect 分布很散乱
②cluster defect : defect 集中在某一区域
③ Repeating defect : defect 重复出现在同一区域
79. 依对良率的影响 Defect 可分为 ?
答：① Killer defect => 对良率有影响
② Non-Killer defect => 不会对良率造成影响
③ Nuisance defect => 因颜色异常或 film grain 造成的defect, 对良率亦无影响
80.YE一般的工作流程 ?
答：①Inspection tool 扫描wafer
②将 defect data 传至 YMS
③检查 defect 增加数是否超出规格
④若超出规格则将wafer 送到 review station review
⑤确认 defect 来源并通知相关单位一同解决
81. YE 是利用何种方法找出缺陷(defect)?
答：缺陷扫描机(defect inspection tool)
以图像比对的方式来找出defect. 并产出 defect result file.
82. Defect result file 包含那些信息 ?
答：① Defect 大小
②位置, 坐标
③Defect map
83.Defect Inspection tool 有哪些型式？
答： Bright field & Dark Field
84.何谓 Bright field?
答：接收反射光讯号的缺陷扫描机
85. 何谓 Dark field?
答：接收散射光讯号的缺陷扫描机
86.Bright field 与 Dark field 何者扫描速度较快 ?
答： Dark field
87.Bright field 与 Dark field 何者灵敏度较好 ?
答： Bright field
88. Review tool 有哪几种？
答： Optical review tool 和 SEM review tool.
89. 何为 optical review tool?
答：接收光学信号的 optical microscope. 分辨率较差 , 但速度较快 , 使用较方便
90. 何为 SEM review tool?
答： SEM (scanning electron microscope) review tool 接收电子信号 . 分辨率较高但速度慢 , 可分析 defect 成分 , 并可旋转或倾斜 defect 来做分析
91. Review Station 的作用 ?
答：藉由 review station 我们可将 Inspection tool 扫描到的 defect 加以分类 , 并做成分析 , 利于寻找 defect 来源
92.YMS为何缩写 ?
答： Yield Management System
93. YMS 有何功能 ?
答：① 将 inspection tool 产生的 defect result file 传至 review station
② 回收
③ 储存review station
defect 影像
分类后的资料
94. 何谓 Sampling plan?
答：即为采样频率 , 包含 :
①那些站点要 Scan
②每隔多少 Lot 要扫 1 个 Lot
③每个 Lot 要扫几片 Wafer
④每片 Wafer 要扫多少区域
95. 如何决定那些产品需要 scan?
答：① 现阶段最具代表性的工艺技术。

②有持续大量订单的产品。

96. 选择监测站点的考虑为何？
答：① 以 Zone partition 的观念，两个监测站点不可相隔太多工艺的步骤。

②由 yield loss analysis 手法找出对良率影响最大的站点。

③容易作线上缺陷分析的站点。

97. 何谓 Zone partition
答：将工艺划分成数个区段，以利辨认缺陷来源。

98. Zone partition 的做法？
答：① 应用各检察点既有的资料可初步判断工艺中缺陷主要的分布情
况。

②应用既有的缺陷资料及 defect review 档案可初步辨认异常缺陷发生的工艺站点。

③利用工程实验经由较细的Zone partition可辨认缺陷发生的确切站点或机台
99. 何谓 yield loss analysis?
答：收集并分析各工艺区间所产生的缺陷对产品良率的影响以决定改善
良率的可能途径。

100. yield loss analysis 的功能为何？
答：① 找出对良率影响最大的工艺步骤。

②经由 killing ratio 的计算来找出对良率影响最大的缺陷种类。

③评估现阶段可达成的最高良率。

101. 如何计算 killing ratio?
答：藉由 defect map 与 yield map 的迭图与公式的运算，可算出某种
缺陷对良率的杀伤力。