VHDL入门

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VHDL入门教程

VHDL入门教程VHDL（Very High-speed Integrated Circuit HardwareDescription Language）是一种用于设计数字电路的硬件描述语言。

它是IEEE 1076标准中规定的一种语言，广泛应用于数字电路的设计、仿真和综合等领域。

本文将为大家介绍VHDL的基础知识和入门教程。

一、VHDL的基本概念1. 实体（Entity）：VHDL代码的最高层次，用于定义模块的输入、输出和内部信号。

2. 架构（Architecture）：定义了实体中的各个信号和组合逻辑的行为。

3. 信号（Signal）：表示数据在电路中的传输和操作。

4. 进程（Process）：定义了组合逻辑的行为，用于描述信号之间的关系。

5. 实体声明（Entity Declaration）：用于描述模块的名称、输入、输出和内部信号。

6. 架构声明（Architecture Declaration）：用于描述模块的内部逻辑。

二、VHDL的基本语法1.实体声明语法：```entity entity_name isport ( port_list );end entity_name;```其中，entity_name是实体的名称，port_list是实体的输入、输出和内部信号。

2.架构声明语法：```architecture architecture_name of entity_name issignal signal_list;beginprocess (sensitivity_list)begin--逻辑行为描述end process;end architecture_name;```其中，architecture_name是架构的名称，entity_name是实体的名称，signal_list是架构的内部信号，sensitivity_list是触发事件的信号列表。

三、VHDL的基本例子下面以一个简单的4位加法器为例介绍VHDL的编写和仿真流程。

第1章VHDL语言基础

(Bit)、位矢量型(Bit-vector)和整数型(Integer)等。 ➢ 在实用中，端口描述中的数据类型主要有两类：位（BIT）和
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了这个符号的内部行为。当把这个符号例化成一个实际的器件安装到电路上时，则需用配置语句为这个例化的器件指定一个结构体(即指定一种实现方案)，或由编译器自动选一个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元件的端口与其他的元件、信号或高层次实体的界面端口进行连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2

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5
VHDL语言特点四、VHDL语言特点
1、VHDL具有强大的语言结构，系统硬件描述能力强、设计效率高；具有较高的抽象描述能力。如：一个可置数的16位计数器的电原理图：
6
用VHDL描述的可置数16位计数器：
7
2、VHDL语言可读性强，易于修改和发现错误。 3、VHDL具有丰富的仿真语句和库函数，可对 VHDL源代码进行早期功能仿真，有利于大系统的设计与验证。 4、VHDL设计与硬件电路关系不大。 5、VHDL设计不依赖于器件，与工艺无关。 6、移植性好。 7、VHDL体系符合TOP-DOWN和CE（并行工程）设计思想。 8、VHDL设计效率高，产品上市时间快，成本低。 9、易于ASIC实现。
3
三、VHDL的作用 VHDL的作用
1、VHDL打破软、硬件的界限传统的数字系统设计分为：硬件设计（硬件设计人员）软件设计（软件设计人员） VHDL是电子系统设计者和 EDA工具之间的界面。 EDA工具及 HDL的流行，使电子系统向集成化、大规模和高速度等方向发展。美国硅谷约有80%的 ASIC和 FPGA/CPLD 已采用 HDL进行设计。
配置（Configuration）
16
实体（说明）一、实体（说明）
实体（说明）：定义系统的输入输出端口语法：
ENTITY <entity_name> IS Generic Declarations Port Declarations END <entity_name>; (1076-1987 version) END ENTITY <entity_name> ; ( 1076-1993 version)
80年代初由美国国防部在实施超高速集成电路（VHSIC）项目时开发的。 1987年由 IEEE 协会批准为 IEEE 工业标准，称为 IEEE1076-1987。各EDA公司相继推出支持VHDL的设计环境。 1993年被更新为 93 标准，即IEEE1076-1993。进一步提高抽象描述层次，扩展系统描述能力。

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第2章VHDL 入门2.1VHDL 程序结构一个完整的VHDL 程序的结构以及各如图2-1所示。

•图2-1VHDL 程序结构并非所有VHDL 程序都具有图2-1的语法结构。

理论上，只有ENTITY 和ARCHITECTURE 是程序所必备的；而在实际应用中，我们常常需要在定义ENITY 之前调用库和库中相应的程序包（只是“调用”，而不是“编写”程序包）。

因此，图2-2所示的这个VHDL 程序结构，是实际应用中最基本、最常见的程序结构，也是本书中大部分例程所用的结构。

•图2-2VHDL 程序基本结构例程2-1为2分频电路的VHDL程序，读者可以通过此程序的说明加深对VHDL程序基本结构的了解。

例程2-12分频电路LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY FreDevider ISPORT(Clock:IN Std_Logic;Clkout:OUT Std_Logic);END;ARCHITECTURE Behavior OF FreDevider IS SIGNAL Clk:Std_Logic;BEGINPROCESS(Clock)BEGINIF rising_edge(Clock)THENClk<=NOT Clk;END IF; END PROCESS; Clkout<=Clk; END;实体声明（Entity Declaration）结构体定义（Architecture Definition）库、程序包调用例程2-1的功能与例程1-1完全相同，只是程序中多了一行注释。

VHDL中的注释以双连字号“--”标识，类似于C语言中的“//”。

注释对程序结果无任何响应，但可以增加程序的可读性和可维护性。

需要注意的是，在MAX+plusII中，编辑汉字很容易出现乱码，不但影响程序的可读性，而且常常会影响整个程序的编译。

因此，建议读者在写程序注释的时候，尽量用英文（本书中所有例程的注释原为英文，考虑到读者的习惯，所以在编入书中时都译成中文）。

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元件声明
y1 : OUT BIT);
END COMPONENT;
1
COMPONENT or_2
位
PORT( i3, i4 : IN BIT;
全
y2 : OUT BIT); END COMPONENT;
加
COMPONENT xor_2
器
PORT( a, b : IN BIT;
c : OUT BIT);
END adder;
2、结构体
ARCHITECTURE <结构体名> OF <实体名> IS
[结构体说明部分]； BEGIN <并行处理语句>； END结构体名;
•ARCHITECTURE a OF adder IS •BEGIN •s<=a XOR b XOR cin; •co<=((a XOR b) AND cin) OR (a AND b); •END a;
体
说
s ,co : OUT BIT);
明
图二实体说明的描述
u2
cin
=1
s
u1
u3 tmp
END adder; ARCHITECTURE a OF adder IS BEGIN
a
&2
b
=1 tmp
1 u4
u5
结
&
≥1
co
s<=a XOR b XOR cin;
构体
图三 1位全加器的逻辑图
co<=((a XOR b) AND cin) OR (a AND b);
中，通过调用库中的元件或已设计好的模块来对当前的设计进行
u5:or_2 PORT MAP (tmp2,tmp3,co); 描述。

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VHDL入门教程VHDL学习（本学习以MAXPLUS10为工具软件）第一章、 VHDL程序的组成一个完整的VHDL程序是以下五部分组成的：库（LIBRARY）：储存预先已经写好的程序和数据的集合程序包（PACKAGE）：声明在设计中将用到的常数、数据类型、元件及子程序实体（ENTITY）：声明到其他实体或其他设计的接口，即定义本定义的输入输出端口构造体（ARCHITECTUR）：定义实体的实现，电路的具体描述配置（CONFIGURATION）：一个实体可以有多个构造体，可以通过配置来为实体选择其中一个构造体1.1库库用于存放预先编译好的程序包（PACKAGE）和数据集合体，可以用USE语句调用库中不同的程序包，以便不同的VHDL设计使用。

库调用的格式：LIRARY 库名USE 库名.所要调用的程序包名.ALL可以这样理解，库在硬盘上的存在形式是一个文件夹，比如库IEEE，就是一个IEEE的文件夹，可以打开MAX PLUSR安装源文件夹，进入VHDL93的文件夹，就可以看到一个IEEE的文件夹，这就是IEEE 库，而里面的文件就是一个个对程序包或是数据的描述文件，可以用文本打开来查看文件的内容。

例如在VHDL程序里面经常可以看到“USEIEEE.STD_LOGIC_1164”，可以这样解释这句话，本序里要用到IEEE 文件夹下程序包STD_LOGIC_1164，而STD_LOGIC_1164是可以在IEEE文件夹的STD1164.vhd文件里面看到的，用文本打开STD1164.vhd，可以看到有一名为“IEEE.STD_LOGIC_1164”PAKAGE定义。

简单的来说，库相当于文件夹，而程序包和数据就相当于文件夹里面的文件的内容（注意：不是相当于文件，因为程序包和数据都是在文件里面定义的，而文件名是和实体名相同的，可以说实体相当于文件）。

到了这里就可以考虑一个问题，“在安装MAX PLUS时有多少个库已经存在的呢”，要得到这个问题的答案，可以打开安装目录下的“VHDL93”文件夹，就可以看到里面有五个文件夹，分别是ATERA、IEEE、LPM、STD、VITAL，也就是说你看到了五个库，分别是ATERA功能库：增强型功能部件，即IP核，包括数字信号处理、通信、PCI和其他总线接口、处理器和外设及外设的功能。

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第 6 章 VHDL 入门
结构体由结构体名称、信号定义语句、结构和功能描述语句构成，一般有如下两种格式。
格式1： ARCHITECTURE 结构体名 OF 实体名 IS
说明语句 BEGIN
结构描述语句 END ARCHITECTURE [结构体名]；格式2： ARCHITECTURE 结构体名 OF 实体名 IS
第 6 章 VHD为 “datawidth”的二输入与门实体定义。
[例6.3] ENTITY bus_and IS GENERIC (datawidth：INTEGER:=8)；
PORT ( bus_a：IN BIT_VECTOR(datawidth-1 DOWNTO 0)； bus_b：IN BIT_VECTOR(datawidth-1 DOWNTO 0)； bus_c：OUT BIT_VECTOR(datawidth-1 DOWNTO 0)
或者 ENTITY [实体名] IS [GENERIC(类属参数说明)]； [PORT(端口说明)]； END [实体名]；
第 6 章 VHDL 入门
以上所示的格式中，前者为IEEE VHDL’93标准，后者为 IEEE VHDL’87标准，建议采用IEEE VHDL’93标准的实体定义格式。
实体定义中“ENTITY”、“IS”、“GENERIC”、“PORT” 和“END ENTITY”是定义实体的关键词，实体定义从 “ENTITY [实体名] IS”开始，至“END ENTITY [实体名]；” 结束。“；”符号表示一句语句的结束，是不可缺少和省略的，否则在编译时会报错，导致编译失败。VHDL对字母不区分大小写，即“ENTITY”与“entity”是完全一样的。例6.2是一个简单实体定义的例子。

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VHDL入门教程VHDL（Very High-Speed Integrated Circuit HardwareDescription Language）是一种硬件描述语言，用于设计数字电路和系统。

它是由美国国防部在20世纪80年代早期开发的，并由IEEE 1076标准化。

VHDL可以用于描述电路结构、电路行为和模拟。

一、VHDL概述VHDL是一种硬件描述语言，它允许工程师以更高级的语言编写硬件描述。

它可以描述电路结构、电路行为和模拟。

VHDL可以应用于各种电子系统的设计，从简单的数字逻辑门到复杂的处理器。

二、VHDL基本结构VHDL的基本结构包括实体声明、体声明和结构化代码。

实体声明描述了电路的接口，包括输入和输出。

主体声明描述了电路的行为。

结构化代码定义了电路的结构。

三、VHDL数据类型VHDL提供了多种数据类型，包括标量类型（比如整数和实数）、数组类型和记录类型。

每种类型都有其特定的操作和范围。

四、VHDL信号VHDL中的信号用于在电路中传递信息。

信号可以在过程中赋值，并且具有各种延迟属性。

信号还可以连接到模块的输入和输出端口，以实现电路之间的通信。

五、VHDL实体和体VHDL设计包含实体和体。

实体描述了电路的接口和连接，而体描述了电路的行为。

实体和体之间使用端口来传递信息。

六、VHDL组件VHDL中的组件用于将电路模块化，以实现更高层次的设计和复用。

组件可以在实体中声明，并在体中实例化。

七、VHDL并发语句VHDL中的并发语句用于描述电路中多个同时运行的过程。

并发语句包括并行语句、过程、并行块和并行时钟。

八、VHDL测试VHDL测试包括自动测试和手动测试。

自动测试使用测试工具和仿真器来验证电路的正确性。

手动测试包括使用仿真器进行手工测试和调试。

九、VHDL实例以下是一个简单的VHDL实例，实现了一个4位二进制加法器：```vhdllibrary IEEE;use IEEE.STD_LOGIC_1164.all;entity binary_adder isporta : in std_logic_vector(3 downto 0);b : in std_logic_vector(3 downto 0);sum : out std_logic_vector(4 downto 0);carry : out std_logicend binary_adder;architecture behavior of binary_adder isbeginprocess(a, b)variable temp_sum : std_logic_vector(4 downto 0);variable temp_carry : std_logic;begintemp_sum := ("0000" & a) + ("0000" & b);temp_carry := '0' when temp_sum(4) = '0' else '1';sum <= temp_sum;carry <= temp_carry;end process;end behavior;```上述VHDL代码定义了一个名为`binary_adder`的实体，它有两个4位输入`a`和`b`，一个5位输出`sum`和一个单一位输出`carry`。

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第一章第一章 VHDL 设计初步第一节 2选1多路选择器的VHDL 描述例1-1是2选1多路选择器的VHDL 完整描述，即可以直接综合出实现相应功能的逻辑电路及其功能器件。

图1-1是此描述对应的逻辑图或者器件图，图中，a 和b 分别是两个数据输入端的端口名，s 为通道选择控制信号输入端的端口名，y 为输出端的端口名。

“mux21a ”是此器件的名称，这类似于“74LS138”、“CD4013”等器件的名称。

电路图图1-2是例1-1综合后获得的电路，因而可以认为是多路选择器“mux21a ”内部电路结构。

由例1-1可见，此电路的VHDL 描述由两大部分组成： 1、由关键词ENTITY 引导，以 END ENTITY mux21a 结尾的语句部分，称为实体。

实体描述电路器件的外部情况及各信号端口的基本性质。

图1-1可以认为是实体的图形表达。

【例1-2】【例1-4】ENTITY mux21a IS ENTITY mux21a ISPORT ( a, b : IN BIT; PORT ( a, b : IN BIT;s : IN BIT; s : IN BIT;y : OUT BIT ); y : OUT BIT );END ENTITY mux21a; END ENTITY mux21a;ARCHITECTURE one OF mux21a IS ARCHITECTURE one OF mux21a ISSIGNAL d,e : BIT; BEGINBEGIN IF s = '0' THENd <= a AND (NOT S) ; y <= a ; ELSEe <= b AND s ; y <= b ; y <= d OR e ; END IF;END ARCHITECTURE one ; END PROCESS;【例1-3】 END ARCHITECTURE one ;. . .ARCHITECTURE one OF mux21a ISBEGINy<=(a AND(NOT s)) OR (b AND s);END ARCHITECTURE one ;【例1-1】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s='0' ELSE b ; END ARCHITECTURE one ;图1-1 mux21a 实体图1-2 mux21a 结构体2、由关键词ARCHITECTURE引导，以END ARCHITECTURE one结尾的语句部分，称为结构体。

第2章 VHDL语言基础

End 实体名;
端口名
端口模式
数据类型
（2）ENTITY
端口模式（MODE）有以下几种类型： IN ；OUT；INOUT ；BUFFER 端口模式可用下图说明：（黑框代表一个设计或模块）
IN
OUT
BUFFER
INOUT
二输入与门电路设计范例
Library std; Use std.standard.all;
（4）CONFIGURATION定义区
定义格式： Configuration 配置名 of 实体名 is for 选用的结构体名 end for； end configuration 配置名；
二输入与门电路设计范例
a c
b电Leabharlann 真值表abc
0
0
0
1
0
0
0
1
0
1
1
1
二输入与门电路设计范例
Architecture Na of and2 is
‘1’; 符号<=为信号直接赋值符。
End Na;
--结构体Na
Architecture Nb of and2 is
Begin
c <= a and b;
--and 为逻辑与操作
End Nb; --结构体Nb
Library ieee; Use ieee.std_logic_1164.all;
Entity half_adder is Port( x,y : in std_logic;sum,carry : out hlf_adder); End half_adder;
（4）CONFIGURATION定义区
一个完整VHDL电路设计必须有一个实体和对应的结构体，即实体和结构体对构成一个完整的VHDL设计。

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库（library）
含义：经编译后的数据的集合,它存放程序包定义、实体定义、结构体定义和配置定义。它可以使设计者共享已经编译过的设计成果。库和库之间是独立的,不能互相嵌套。库语句的格式： library 库名； use 库名.程序包名. all；
注意它们之间用点号隔开
VHDL标准中规定工作库work和标准库std永远可见，同时规定standard包总是可见，因此意味着每段 VHDL总是隐含下面可见的行： library work ; library std ; usபைடு நூலகம் std.standard.all ; 该库中定义了数据类型：bit , bit_vector ,character , integer 等。
逗号隔开此句分号在括号外面
其中端口port的方向有in , out, inout, buffer, linkage in 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值 inout是双向信号 linkage只用在文档中
结构体（architecture）
如果要用到数据类型如std_logic , std_ulogic ,std_logic_vector和std_ulogic_vector，则需打开ieee库中的std_logic_1164包。如下： library ieee ; use ieee.std_logic_1164.all ; 如果要用到无符号运算：加、减、乘、除等，则需用到std_logic_unsigned程序包。 use ieee.std_logic_unsigned.all ; 注：用户也可以根据需要自己定义库和包。
内部信号在结构体声明中定义，要写于begin前

第3章VHDL语法基础

--设初始值
FOR I IN 1 DOWNTO 0 LOOP
IF (A(I)=‘1’ AND B(I)=‘0’) THEN
A_LESS _B<=FALSE；
EXIT；
ELSIF (A(I)=‘0’ AND B(I)=‘1’) THEN
A_LESS _B<=TRUE；
--A<B
EXIT；
ELSE NULL；
PROCESS(A) IS
BEGIN TMP <=‘0’；
FOR N IN 0 TO 7 LOOP
TMP <=TMP XOR A(N)；
END LOOP； Y<= TMP；
结果：
END PROCESS；
Y=‘0’— A含偶数个‘1’，
END ARCHITECTURE ART；
Y=‘1’— A含奇数个‘1’。
BEGIN
PROCESS(A，B，C) IS
VARIABLE N： BOOLEAN；
BEGIN
C
IF A THEN N:=B；
ELSE N:=C； END IF； OUTPUT <=N； END PROCESS；
A
OUTPUT
B
对应的硬件电路
END ARCHITECTURE ART；
例3：由两个2选1多路选择器构成的电路逻辑描述如图所示，其中，当P1和P2为高电平时下端的通道接通。
A
S2 S1
D C
Z B A
ARCHITECTURE ART OF MUX41 IS
SIGNA S ：STD_LOGIC_VECTOR(1 DOWNTO 0)；
BEGIN
S<=S1 & S2；

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VHDL语言入门教程VHDL是一种硬件描述语言，主要用于设计数字电路和系统。

它是由美国国防部门于1980年代初开发的，目的是为了改进电子设计自动化（EDA）工具的开发效率和设计文档的可重复性。

VHDL广泛应用于数字信号处理（DSP）、嵌入式系统、通信系统和各种ASIC（专用集成电路）和FPGA（现场可编程门阵列）的设计。

本教程将介绍VHDL的基础知识，包括语法、数据类型和常见的建模技术。

一、VHDL的语法VHDL的语法由标识符、关键字、运算符和分隔符组成。

其中，标识符用于给变量、信号和实体命名，关键字用于定义语言特定的操作，运算符用于数学和逻辑运算，分隔符用于分隔语句。

VHDL中的代码以一个实体（entity）的声明开始，然后是体（architecture）的声明，最后是信号声明和进程（process）的描述。

以下是一个简单的例子：```vhdlentity AND_gate isportA, B: in std_logic;C: out std_logicend entity AND_gate;architecture Behavior of AND_gate isbeginC <= A and B;end architecture Behavior;```在这个例子中，我们声明了一个名为AND_gate的实体，它有两个输入信号A和B，一个输出信号C。

然后我们定义了一个名为Behavior的体，它描述了AND门的行为：C等于A与B的逻辑与运算结果。

二、VHDL的数据类型VHDL支持许多数据类型，包括标量类型、数据类型、自定义类型和引用类型。

标量类型包括bit、bit_vector、integer、real、std_logic和std_ulogic等。

其中，bit_vector是一组连续的位，std_logic和std_ulogic用于表示单个信号。

数据类型是由标量类型和数组类型组成的。

数组类型可以是一维、二维或更高维的，用于存储多个数据。

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2.2.1 VHDL 预定义数据类型
1.布尔数据类型值范围true（1）、false （0）用于逻辑关系 2. 位数据类型 Bit 0 ，1
3. 位矢量数据类型位矢量基于位的数组
Bit_vector(0 to n); Bit_vector(n downto 0); 关键字 TO 表示数组从左到右升序排列关键字 downto 表示数组从右到左降序排列使用downto
+, *,/ **,MOD,REM,ABS +,-,* 可以综合，但不推荐用*，如果用乘法，选用库函数 / 只有除数是2的N次幂才能综合，不用如果用的话，选用库函数其他不能综合。
2.4.2 并置运算符
& 用于多个元素或矢量连接成新的矢量
例
2.4.3 关系运算符
= 、/=、 <、<=、>、>=
2.1.2 结构体
注意：
⑴声明语句用于说明和定义内部信号、常量、数据类型、子过程、元件等 ⑵内部说明信号不必规定信号方向 ⑶功能描述语句允许信号赋值、块、进程、子程序调用、生成、元件例示等语句
功能描述语句主要用到 1.进程语句 2. 信号赋值语句 3.元件例化语句
例
2.1.3 库和包的调用
2.3.3 常数
书写格式： constant 常量名：数据类型 [:= <表达式>]；作用： 1.保证常数描述的数据在程序中不会因误操作被改变 2.对程序中某些关键数据值命名，可以提高程序的可读性 3.将出现次数多的关键数值用数值表示，易于修改
例
2.4 VHDL运算符
2.4.1 算术运算符
1.1.1 VHDL特点
1.支持“自顶向下”的设计方法

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16
⑶ 实数数据类型(Real) VHDL的实数数据类型(Real)与数学中的实数浮点数相似，只是范围限定为：-1.0E38~1.0E38，并且在书写时一定要有小数。如下程序段所示： ARCHITECTURE a OF Test IS SIGNAL A，B，C : Real ; BEGIN A <= 1.5 ； --带小数点 B <= 5.0 ； C <= 3.0E8； --科学计数 END a;
--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)
因为A中的内容是3(11)2，B中的内容是2(10)2，故： ① E <=Unsigned (A) 后， E=3 (11)2 ； ② F <= B 后， F=2 (10)2 ；
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BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;
19
2.2.2 信号 (Signal) 信号 (Signal) 是VHDL中的一种重要的数据对象。主要用于描述硬件电路中的一条硬件连接线或指定电路内部的某一节点(补充的端口)。其语法格式为： Signal 信号名[，信号名…] : 数据类型 [:=表达式] ；注意： ⑴ 在VHDL语言程序中，信号赋值的符号与上面不同，不能用“:=‖运算符，应为 “<=‖运算符。

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VHDL入门易懂教程VHDL（VHSIC Hardware Description Language）是一种硬件描述语言，用于描述数字系统的行为，结构和时序。

它是一种用于设计和开发数字电路的语言，比如FPGA（Field-Programmable Gate Array）和ASIC （Application-Specific Integrated Circuit）。

本文将提供一个易懂的VHDL入门教程，以帮助初学者快速了解并上手VHDL语言。

一、VHDL概述VHDL最初是为了满足军事和航空航天领域的需求而开发的，目前已经成为了一种广泛使用的硬件描述语言。

它不仅可以用于系统级的设计，还可以用于模块级和门级的设计。

VHDL的设计思想是从高级抽象开始，逐步转化为底层的物理设计，这使得VHDL非常适合大型和复杂的设计项目。

二、VHDL语法1.声明语句在VHDL中，首先需要声明各种信号和变量，以便在后续的代码中使用。

声明语句的语法如下：```signal signal_name : signal_type := initial_value;variable variable_name : variable_type := initial_value;```其中，signal_name和variable_name为信号和变量的名称，signal_type和variable_type分别为信号和变量的类型，initial_value为信号和变量的初始值。

2.过程语句VHDL中的过程类似于程序中的函数，用于执行一系列的操作。

过程语句的语法如下：```process (sensitivity_list)begin-- codeend process;```sensitivity_list是一个由信号组成的列表，当列表中的任意一个信号发生变化时，过程会被触发执行。

过程中的代码为具体的操作。

3.结构语句VHDL中的结构语句用于描述数字系统的结构，也就是各个模块之间的连接关系。

第一讲 VHDL语言基础

建议采用原理图和HDL结合的方法来设计
Verilog HDL
学习Verilog HDL几点提示四学习几点提示
了解HDL的可综合性问题所有的HDL描述都可以用于仿真，但不是所有的HDL描述都能用硬件实现。用硬件电路设计思想来编写HDL 语法掌握贵在精，不在多
实践、实践、再实践！实践、实践、再实践！
1.3.2 HDL分类
一 VHDL
VHDL（Very-High-Speed Integrated Circuit HDL）诞生于1982年。1987年底，VHDL被 IEEE和美国国防部确认为标准硬件描述语言。
HDL分类
二 Verilog HDL
1983年：GDA公司的Phil Moorby首创 1984-1985年：Moorby设计出第一个Verilog仿真器 1986年：Moorby提出快速门级仿真的XL算法 1989年：Cadence公司收购了GDA公司 1990年：Cadence公司公开发表Verilog HDL语言， OVI(Open Verilog International）组织成立 1 9 9 5 年： IEEE 制定了 Verilog HDL 标准，即 IEEE1364-1995
VLSI设计方法
优势
体积与重量↓ 工作速度↑ 功耗↓ 可靠性↑ 柔性↑ 成本↓
设计特点
系统（算法）与芯片（结构）协同设计软件与硬件协同设计从顶向下和从底向上结合设计综合与验证同步进行充分利用IP或设计再利用模块
1.2 基于HDL的VLSI设计流程
VLSI设计的典型流程设计的典型流程
HDL分类三 VHDL和Verilog HDL的区别和的区别 VHDL在系统级描述方面具有潜在的适应性，在行为级描述方面略强于Verilog HDL，而Verilog HDL则在结构描述方面远优于VHDL，因而在ASIC领域得到了更为广泛的应用 VHDL不能完成开关级描述，所以即便是VHDL的设计环境，在底层实质上也是由Verilog HDL描述的器件库支持的 Verilog HDL与VHDL的代码数之比为3：1，前者的编程风格更加简洁、高效 VHDL源于ADA语言，而Verilog HDL源于C语言，易学易用，建议学习HDL应该从学习Verilog HDL开始

VHDL语言快速入门必读

一·1。

数据类型BIT与STD_LOGIC有什么区别。

BIT类型的取值只能是0或1，没有不定状态X，也没有高阻态。

STD_LOGIC类型可以有9种不同的值，包括U—初始值，X-不定，0-0,1—1，Z—高阻态，W—弱信号不定，L—弱信号0，H弱信号1。

‘—’不可能情况.2.信号和变量的异同。

信号是全局量，只要在结构体中已经定义,就可以在结构体中的所有地方使用，信号的赋值符号是”〈=”，信号带入时可以附加延时，信号实际带入过程和带入语句的处理时分开进行的。

变量是局部量，只能在进程，子程序内部定义和使用,变量的赋值符号是“：="，变量的赋值是立即执行的，不能附加延时。

3.VHDL语言的基本顺序语句和并行语句有哪些？双性语句：信号带入语句顺序语句：WHAT语句，断言语句,变量赋值语句,IF语句，CASE语句，LOOP语句，NEXT语句,EXIT语句,过程调用语句，NULL语句。

并行语句：进程（PROCESS）语句，条件带入语句,选择信号带入语句，并发过程调用语句，块语句。

4.用VHDL语言进行硬件设计的流程是什么？1。

分析实际的需求2确定芯片的功能3。

用VHDL 语言描述改元件4.编译，如果有错误修改后再编译直至编译通过。

5。

仿真，如果仿真不符合设计要求，修改程序直至仿真通过。

6。

测试7.综合，8.下载到实际的芯片上。

5.基本的硬件描述语言的种类有哪些?美国国防部开发的VHDL。

Verilog公司开发的Verilog-HDL.日本电子工业振兴协会开发的UDL/I语言。

6.VHDL语言中包含的库的种类有哪些？库：是经编译后的数据的集合，它存放包集合定义，实体定义,构造体定义，和配置定义。

库的种类:1.IEEE库，2。

STD库，3。

面向ASIC 的库，4.WORK库，5。

用户定义库7.IEEE库中所包含的基本类型转换函数有1。

包含程序所用的库LIBRARY IEEE;USE IEEE.STD_LOGIC_1164。

VHDL语言设计入门

共80页。
常用的4种语句
二、if 语句 6、例子4—时钟下降沿触发的16位寄存器
--Signal reset, clk, wen :std_logic;
--Signal d, q :std_logic_vector(15 downto -- 0); If reset = ‘0’ then
四、层次结构的设计
掌握元件（component）语句和端口映射（port
map）语句。
五、库（library）和程序包（pachage）的基本使用。
有了上述的入门知识，一般的设计没有什么问题。
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信号和变量
信号（signal)是硬件中连线的抽象描述，信号在元件的端口连接元件。
变量(varable)在硬件中没有类似的对应关系，它们主要用于硬件特性的高层次建模所需的计算中。
pc_proc: process(pc, zjmp_pc, cjmp_pc, t, zj_flag, cj_flag, dw_flag,reset)
begin if reset = ‘0’ then pc <= x”0000”; elsif t’event and t= ‘1’ then if zj_flag = ‘1’ then pc <= zjmp_pc; elsif cj_flag = ‘1’ then pc <= cjmp_pc; elsif dw_flag = ‘1’ then pc <= pc + “10”; else pc <= pc + ‘1’; end if; end if;
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算术运算符
常用的算术运算符有：+ Signal a,b :std_logic_vector(15 downto