VHDL基础入门学习
第四讲VHDL语言基础知识
关键词 VHDL 实体 逻辑功能
此两处必须同名
逻辑行为描述
1、实体
格式
ENTITY 实体名 IS [GENERIC ( 类属表 );] [PORT ( 端口表 );] END 实体名;
说明
实体说明所设计的逻辑电路的输入、输 出信号及其特性（输入(in)输出(out)、双向 (inout)、buffer）
•文件（FILES）是传输大量数据的客体，包含一些专门数据 类型的数值。
对象说明的一般格式是： <对象类型> < 标识符表>：<子类型说明> <信号种类>： =<表达式>; 说明 标识符 <子类型说明>是类型名或类型名加限制条件 <信号种类>为BUS或REGISTER，该项为任选项 ：=<表达式>为对象赋初值
IS
一个包集合由包集合标题和包集合体两 大部分组成。 包集合体是一个可选项。
5、库
格式
LIBRARY 库名； USE 库名. 程序包名. All；
USE语句的使用有两种常用格式： USE 库名.程序包名.项目名 ； USE 库名.程序包名.ALL ；
VHDL库的种类
• IEEE库：IEEE标准库, 是按IEEE组织制定的 工业标准进行编写的， 是内容丰富的资源库 使用需声明 • •STD_LOGIC_1164 程序包 •STD_LOGIC_ARITH 程序包 •STD_LOGIC_UNSIGNED 程序包
STD库：VHDL标准库，STANDARD和 TEXTIO程序包即收入在STD库中 使用无需声明
VHDL库的种类
• • •
ASIC库：EDA厂商提供库 使用需声明 WORK库：现行作业库，当前工作目录的所有设计 使用无需声明 USER库：用户自定义库 使用需声明
第4章VHDL语言基础
结构体组成
结 构 体 说 明 结
数据类型说明 信号说明 例化元件说明 子程序说明
构 体 块语句 结 构 体 功 能 描 述 进程语句 信号赋值语句 子程序调用语句 元件例化语句
结构体描述风格
行为描述
描述该设计单元的功能，主要使用函数、过程和进程语
句，以算法形式描述数据的变换和传送 例4-4
Port (a,b: in std_logic_vector (3 downto 0);
Ci: in std_logic; Sum: out std_logic_vector (3 downto 0); Co: out std_logic); End add4;
4.1.3 结构体部分
结构体(ARCHITECTURE)
4.1.1 参数部分
库说明 存放已经编译的实体、结构体、程序包和配臵，用于 设计共享，是编程资源。 library <库名>； 程序包引用
使用USE子句指明要使用库中某一个设计单元。
use <库名>. <程序包名>.all； 【例4-2】 LIBRARY ieee; USE ieee.std_logic_1164.ALL;
结构体主要用来描述实体的内部结构，即 描述一个实体的功能。 描述方式 行为描述方式、数据流描述方式、结构描 述方式、混合描述方式
4.1.3 结构体部分
结构体格式
ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN 结构体描述部分; END 结构体名;
4.1.3 结构体部分
4.1 基本结构
模块结构
参数部分：库（LIBRARY）、程序包（USE）； 实体（ENTITY）：[类属]、端口（PORT）；
第1章VHDL语言基础
位矢量（BIT_VECTOR）。若端口定义为BIT，则其信号值 是一个1位的二进制数，取值只能是0或1；若端口定义为 BIT_VECTOR，则其信号值是一组二进制数。
➢ 在电路中，如果实体代表一个器件符号，则结构体描述了 这个符号的内部行为。当把这个符号例化成一个实际的器 件安装到电路上时，则需用配置语句为这个例化的器件指 定一个结构体(即指定一种实现方案)，或由编译器自动选一 个结构体。
1. 结构体的一般语句格式 ARCHITECTURE 结构体名 OF 实体名 IS [说明语句;] BEGIN [功能描述语句;] END [ARCHITECTURE] [结构体名]；
1.1 VHDL程序基本结构
一、VHDL程序设计约定 ➢ 语句结构描述中方括号“[ ]”内的内容为可选内容。 ➢ 对于VHDL的编译器和综合器来说，程序文字的大小写是不
加区分的。 ➢ 程序中的注释使用双横线“- -”。 ➢ 源程序命名与实体同名（MAX+plus Ⅱ要求）。
二、VHDL程序设计引例（ 74LS00的设计 ）
③ 信号赋值语句将设计实体内的处理结果向定义的信号或界面 端口进行赋值。
④ 子程序调用语句用于调用一个已设计好的子程序。
⑤ 元件例化语句对其他的设计实体作元件调用说明，并将此元 件的端口与其他的元件、信号或高层次实体的界面端口进行 连接。
A
A NAND2
Y
Y
B
B
(a)
A1
A NAND2
U1 Y
Y1
B1
B
A2
A NAND2
vhdl基础及经典实例开发pdf
vhdl基础及经典实例开发pdf VHDL是一种硬件描述语言，它用于描述和设计数字电路。
VHDL的全称是Very High Speed Integrated Circuit Hardware Description Language，它源于20世纪80年代的美国国防部，是一种为了描述硬件而设计的开发语言。
VHDL的基础知识包括语法、数据类型和结构体。
语法方面，VHDL 有自己的语法规则和词法规则，要正确地描述一个硬件电路，我们需要熟悉这些规则。
数据类型方面，VHDL内置了基本的数据类型，如bit、bit vector、integer等，这些数据类型可以用来描述电路的输入输出和中间信号。
结构体方面，VHDL支持设计者自定义类型，比如用record来描述一个复杂的数据结构。
在VHDL开发中，经典实例是不可或缺的。
经典实例可以帮助我们更好地理解VHDL的使用方法和特点，也可以让我们更好地掌握VHDL的编程技巧。
下面是一些经典实例的介绍。
1.二进制加法器（Binary Adder）：二进制加法器可以实现两个二进制数的加法运算。
它是数字电路中常用的基本模块，很多其他的电路都需要用到它。
通过构建一个二进制加法器的实例，我们可以学习到VHDL的语法规则、数据类型的使用以及模块化设计的思想。
2.时钟分频器（Clock Divider）：时钟分频器可以将输入的时钟信号分频为较低频率的信号。
在数字电路中，时钟分频器是非常常见的一个模块，它可以用于控制其他电路的时序。
通过构建一个时钟分频器的实例，我们可以学习到VHDL的状态机设计、时序逻辑的实现以及对时钟信号的处理。
3.多路选择器（Multiplexer）：多路选择器可以根据选择信号选择其中的一个输入信号输出。
在数字电路中，多路选择器可以用于实现多个输入的选择和切换。
通过构建一个多路选择器的实例，我们可以学习到VHDL的条件语句的使用、信号赋值的方法以及对多个输入信号的处理。
《VHDL语法基础》PPT课件
(5) 在结构体ART3中，COMPONENT→END COMPONENT 语句结构对所要调用的或门和半加器两元件作了声明 (COMPONENT DECLARATION)，并由SIGNAL语句定义了三 个信号D、E和F，作为中间信号转存点，以利于几个器件间的信 号连接。接下去的“PORT MAP( )”语句称为元件例化语句 (COMPONENT INSTANTIATION)。所谓例化，在电路板上， 相当于往上装配元器件；在逻辑原理图上，相当于从元件库中取 了一个元件符号放在电路原理图上，并对此符号的各引脚进行连 线。例化也可理解为元件映射或元件连接，MAP是映射的意思。 例如，语句“U2：H_ADDER PORT MAP(A=>E，B=>CIN， CO=>F，SO=>SUM)”表示将实体H_ADDER描述的元件U2的引 脚信号A、B、CO和SO分别连向外部信号E、CIN、F和SUM。
(2) VHDL具有丰富的仿真语句和库函数，使得在任何大系 统的设计早期，就能查验设计系统的功能可行性，随时可对系 统进行仿真模拟，使设计者对整个工程的结构和功能可行性做 出判断。
(3) VHDL语句的行为描述能力和程序结构，决定了它具 有支持大规模设计的分解和已有设计的再利用功能。符合市场 需求的大规模系统高效、高速的完成必须有多人甚至多个开发 组共同并行工作才能实现，VHDL中设计实体的概念、程序包 的概念、设计库的概念为设计的分解和并行工作提供了有利的 支持。
END ENTITY OR2； --实体OR2的结构体ART1的说明
ARCHITECTURE ART1 OF OR2 IS
BEGIN C<=A OR B； END ARCHITECTURE ART1；
2) 半加器的逻辑描述 -- IEEE库的使用说明
第3章 VHDL基础
3.2 时序电路描述
图3-5 例3-7的电路图 的电路图
3.2 时序电路描述
【例3-8】 】 ... IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; ...
图3-6 例3-8的电路图 的电路图
3.2.3 时序电路的不同表述
3.2 时序电路描述
y <= d OR
e
3.1 VHDL 基本语法
组合电路描述 3.1.1 组合电路描述
【例3-3】 】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; END IF; END PROCESS; END ARCHITECTURE one ;
or_gate, Or_gate, Qr_Gate, OR_GATE. 不合法的： 不合法的： 2illegal_name, _illegal_name, illegal#name, Illegal_name_
3.1.2 扩展标识符
扩展标识符(Extended Identifier)是VHDL’93版扩展的 扩展标识符 是 版扩展的 书写规则和识别都有新规定，扩展标识符具有以下特性： 书写规则和识别都有新规定，扩展标识符具有以下特性： (1)扩展标识符用反斜杠来界定。 扩展标识符用反斜杠来界定。 扩展标识符用反斜杠来界定 例如： 是合法的。 例如：\invalid\，\controller_decode\是合法的。 ， 是合法的 (2)允许包含图形符号、空格符，但没有格式的作用。 允许包含图形符号、 允许包含图形符号 空格符，但没有格式的作用。 例如： 是合法的。 例如：\$5000＆T\，\mode A and B\是合法的。 ＆ ， 是合法的 (3) 2个反斜杠之问的字可以和保留字相同。 个反斜杠之问的字可以和保留字相同。 个反斜杠之问的字可以和保留字相同
VHDL入门教程
VHDL入门教程VHDL（Very High-Speed Integrated Circuit HardwareDescription Language）是一种硬件描述语言，用于设计数字电路和系统。
它是由美国国防部在20世纪80年代早期开发的，并由IEEE 1076标准化。
VHDL可以用于描述电路结构、电路行为和模拟。
一、VHDL概述VHDL是一种硬件描述语言，它允许工程师以更高级的语言编写硬件描述。
它可以描述电路结构、电路行为和模拟。
VHDL可以应用于各种电子系统的设计，从简单的数字逻辑门到复杂的处理器。
二、VHDL基本结构VHDL的基本结构包括实体声明、体声明和结构化代码。
实体声明描述了电路的接口，包括输入和输出。
主体声明描述了电路的行为。
结构化代码定义了电路的结构。
三、VHDL数据类型VHDL提供了多种数据类型，包括标量类型（比如整数和实数）、数组类型和记录类型。
每种类型都有其特定的操作和范围。
四、VHDL信号VHDL中的信号用于在电路中传递信息。
信号可以在过程中赋值，并且具有各种延迟属性。
信号还可以连接到模块的输入和输出端口，以实现电路之间的通信。
五、VHDL实体和体VHDL设计包含实体和体。
实体描述了电路的接口和连接，而体描述了电路的行为。
实体和体之间使用端口来传递信息。
六、VHDL组件VHDL中的组件用于将电路模块化，以实现更高层次的设计和复用。
组件可以在实体中声明，并在体中实例化。
七、VHDL并发语句VHDL中的并发语句用于描述电路中多个同时运行的过程。
并发语句包括并行语句、过程、并行块和并行时钟。
八、VHDL测试VHDL测试包括自动测试和手动测试。
自动测试使用测试工具和仿真器来验证电路的正确性。
手动测试包括使用仿真器进行手工测试和调试。
九、VHDL实例以下是一个简单的VHDL实例，实现了一个4位二进制加法器：```vhdllibrary IEEE;use IEEE.STD_LOGIC_1164.all;entity binary_adder isporta : in std_logic_vector(3 downto 0);b : in std_logic_vector(3 downto 0);sum : out std_logic_vector(4 downto 0);carry : out std_logicend binary_adder;architecture behavior of binary_adder isbeginprocess(a, b)variable temp_sum : std_logic_vector(4 downto 0);variable temp_carry : std_logic;begintemp_sum := ("0000" & a) + ("0000" & b);temp_carry := '0' when temp_sum(4) = '0' else '1';sum <= temp_sum;carry <= temp_carry;end process;end behavior;```上述VHDL代码定义了一个名为`binary_adder`的实体，它有两个4位输入`a`和`b`，一个5位输出`sum`和一个单一位输出`carry`。
VHDL入门
库（library）
含义： 经编译后的数据的集合,它存放程序包定义、实体 定义、结构体定义和配置定义。 它可以使设计者共享已经编译过的设计成果。 库和库之间是独立的,不能互相嵌套。 库语句的格式： library 库名； use 库名.程序包名. all；
注意它们之间用点号隔开
VHDL标准中规定工作库work和标准库std永远可见， 同时规定standard包总是可见，因此意味着每段 VHDL总是隐含下面可见的行： library work ; library std ; usபைடு நூலகம் std.standard.all ; 该库中定义了数据类型：bit , bit_vector ,character , integer 等。
逗号隔开 此句分号在括号外面
其中端口port的方向有in , out, inout, buffer, linkage in 信号只能被引用,不能被赋值 out 信号只能被赋值,不能被引用 buffer 信号可以被引用,也可以被赋值 inout是双向信号 linkage只用在文档中
结构体（architecture）
如果要用到数据类型如std_logic , std_ulogic ,std_logic_vector和std_ulogic_vector，则 需打开ieee库中的std_logic_1164包。如下： library ieee ; use ieee.std_logic_1164.all ; 如果要用到无符号运算：加、减、乘、除等，则需 用到std_logic_unsigned程序包。 use ieee.std_logic_unsigned.all ; 注：用户也可以根据需要自己定义库和包。
内部信号在结构体声明中 定义，要写于begin前
vhdl语言基础
第1章VHDL语言基础1.1 概述硬件描述语言（hardware description language，HDL）是电子系统硬件行为描述、结构描述、数据流描述的语言。
目前，利用硬件描述语言可以进行数字电子系统的设计。
随着研究的深入，利用硬件描述语言进行模拟电子系统设计或混合电子系统设计也正在探索中。
国外硬件描述语言种类很多，有的从Pascal发展而来，也有一些从C语言发展而来。
有些HDL成为IEEE标准，但大部分是企业标准。
VHDL来源于美国军方，其他的硬件描述语言则多来源于民间公司。
可谓百家争鸣，百花齐放。
这些不同的语言传播到国内，同样也引起了不同的影响。
在我国比较有影响的有两种硬件描述语言：VHDL语言和Verilog HDL语言。
这两种语言已成为IEEE标准语言。
电子设计自动化（electronic design automation，EDA）技术的理论基础、设计工具、设计器件应是这样的关系：设计师用硬件描述语言HDL描绘出硬件的结构或硬件的行为，再用设计工具将这些描述综合映射成与半导体工艺有关的硬件配置文件，半导体器件FPGA 则是这些硬件配置文件的载体。
当这些FPGA器件加载、配置上不同的文件时，这个器件便具有了相应的功能。
在这一系列的设计、综合、仿真、验证、配置的过程中，现代电子设计理论和现代电子设计方法贯穿于其中。
以HDL语言表达设计意图，以FPGA作为硬件实现载体，以计算机为设计开发工具，以EDA软件为开发环境的现代电子设计方法日趋成熟。
在这里，笔者认为，要振兴我国电子产业，需要各相关专业的人士共同努力。
HDL语言的语法语义学研究与半导体工艺相关联的编译映射关系的研究，深亚微米半导体工艺与EDA设计工具的仿真、验证及方法的研究，这需要半导体专家和操作系统专家共同努力，以便能开发出更加先进的EDA工具软件。
软件、硬件协同开发缩短了电子设计周期，加速了电子产品更新换代的步伐。
毫不夸张地说，EDA工程是电子产业的心脏起搏器，是电子产业飞速发展的原动力。
VHDL语言入门教程学习教案
位: ( Bit ) 取值为0和1，用于逻辑运算
TYPE BIT IS (‘0’,’1’); --
位矢量: ( Bit_Vector )
TYPE BIT_VECTOR IS ARRAY (Natural range<>) OF BIT; -- 基于(jīyú)Bit类 型的数
辑运算
第9页/共112页
第5页/共112页
第六页，共112页。
数据(shùjù)对象（Date Objects）
数据对象包括常量、变量、信号和文件四种类型。
➢ 常量(chángliàng)Constant
常量是对某一常量名赋予一个固定的值，而且只能赋值一次。通常赋值 在程序开始前进行，该值的数据类型则在说明语句中指明。
Constant 常数名：数据类型：＝表达式 Constant Vcc：real:=5.0; --定义Vcc的数据类型是实数，赋值为5.0V
VHDL语言的不足之处:
设计的最终实现取决于针对(zhēnduì)目标器件的编程器，工具的不同会导致综 合质量不一样。
第3页/共112页
第四页，共112页。
3.1 VHDL语言(yǔyán)基础
标识符（Identifiers）
标识符用来定义常数、变量、信号、端口、子程序或参数的名字，
由字母（A~Z，a~z）、数字（0~9）和下划线（_）字符组成。
字符串：(String) 大V小AR写IA；BLE string_var: STRING (1 TO 7);
来，区分
string_var:=“A B C D” ;
-- 通常用“”引起(yǐnqǐ)来，区分大小写；
整数：(Integer) 取值范围 -(231-1) ～(231-1)，可用32位有符号的二进制数表示 variable a：integer range -63 to 63 在实际应用中，VHDL仿真器将Integer做为有符号数处理，而VHDL综 合器将Integer做为无符号数处理； 要求用RANGE子句为所定义的数限定范围，以便根据(gēnjù)范围来 决定表示此信号或变量的二进制数的位数。
VHDL语言
（5）布尔数据类型（BOOLEAN） ）布尔数据类型（ ） 属于枚举数据类型 取值为‘TRUE’和 FALSE’。 枚举数据类型， 属于枚举数据类型，取值为‘TRUE 和‘FALSE 。 常用来表示关系运算和关系运算结果。 常用来表示关系运算和关系运算结果。 （6）字符数据类型（CHARACTER） ）字符数据类型（ ） ASCII码的128个字符 书写时用单引号， 码的128个字符， ASCII码的128个字符，书写时用单引号，区分 大小写， 大小写，如‘a’、‘A’等。 、 等 （7）字符串数据类型（STRING） ）字符串数据类型（ ） 双引号括起来的一串字符 一串字符， abgh”。 双引号括起来的一串字符，如“abgh 。
SIGNAL 信号名 数据类型； 信号名:数据类型； 数据类型
[例1.4.6] 信号定义举例 例
SIGNAL A:INTEGER； ；
2.VHDL数据类型 2.VHDL数据类型 （1）整数数据类型（INTEGER） ）整数数据类型（ ） 取值范围： 2147483547～ 取值范围：-2147483547～ 2147483546 （2）实数数据类型（REAL） ）实数数据类型（ ） 取值范围： 1.0E38～ 取值范围：-1.0E38～ 1.0E38 （3）位数据类型（BIT） ）位数据类型（ ） 属于枚举数据类型 取值为‘ 和 枚举数据类型， 属于枚举数据类型，取值为‘1’和‘0’。 。 （4）位矢量数据类型（BIT_VECTOR） ）位矢量数据类型（ ） 用双引号括起来的一组位数据 一组位数据， 用双引号括起来的一组位数据，如“10011”， ， 通常用来表示数据总线 表示数据总线。 通常用来表示数据总线。
（8）STD_LOGIC数据类型 ） 数据类型 属于枚举数据类型 取值有以下九种： 枚举数据类型， 属于枚举数据类型，取值有以下九种： ‘U’ 初始值 U ‘X’ 不定 ‘1’ ‘0 ’ 0 1 1 ‘Z’ 高阻 Z ‘W’ 弱信号不定 弱信号0 ‘H’ 弱信号1 ‘L’ 弱信号0 H 弱信号1 ‘-’ 不可能情况 （9）STD_LOGIC_VECTOR数据类型 ） 数据类型 用双引号括起来的一组 数据， 用双引号括起来的一组STD_LOGIC数据， 一组 数据 表示数据总线。 如“101011”，通常用来表示数据总线。 ，通常用来表示数据总线 注意:使用STD_LOGIC、 STD_LOGIC_VECTOR 注意:使用 、 数据类型时必须在库、程序包说明区进行说明。 数据类型时必须在库、程序包说明区进行说明。
第4章 VHDL语言基础
设计实体
结构体1
结构体2
结构体3
。 。 。
结构体n
FPGA-CPLD原理及应用
结构体的语法
第4章 VHDL语言基础
architecture 结构体名称 of 实体名称 is [说明语句] ；
begin [（功能描述）语句]；
end [architecture] 结构体名称；
注：同一实体的结构体不能同名。定义语句中的常 数、信号不能与实体中的端口同名。
equal: out std_logic ); end eqcomp4;
A[3..0] B[3..0]
equal
FPGA-CPLD原理及应用
端口声明
第4章 VHDL语言基础
确定输入、输出端口的数目和类型。
Port （端口名称{，端口名称}：端口模式
… 端口名称{，端口名称}：端口模式 ）；
数据类型； 数据类型
FPGA-CPLD原理及应用
VHDL组成
第4章 VHDL语言基础
库 包 实体
结构体
eqcomp4.vhd
--eqcomp4 is a four bit equality comparator
Library IEEE; use IEEE.std_logic_1164.all;
entity eqcomp4 is port(a, b:in std_logic_vector(3 downto 0);
FPGA-CPLD原理及应用
第4章 VHDL语言基础
计数器等效描述（out与buffer的区别）
FPGA-CPLD原理及应用
3、数据类型
第4章 VHDL语言基础
指端口上流动的数据表达格式，为预先定好的数据类型，如： bit、bit_vector、integer、std_logic、std_logic_vector 等。 例： entity m81 is port (a: in std_logic_vector(7 downto 0); sel: in std_logic_vector(2 downto 0); b:out bit ); end entity m81;
VHDL语言入门教程
VHDL语言入门教程VHDL是一种硬件描述语言，主要用于设计数字电路和系统。
它是由美国国防部门于1980年代初开发的，目的是为了改进电子设计自动化（EDA）工具的开发效率和设计文档的可重复性。
VHDL广泛应用于数字信号处理（DSP）、嵌入式系统、通信系统和各种ASIC（专用集成电路）和FPGA（现场可编程门阵列）的设计。
本教程将介绍VHDL的基础知识，包括语法、数据类型和常见的建模技术。
一、VHDL的语法VHDL的语法由标识符、关键字、运算符和分隔符组成。
其中，标识符用于给变量、信号和实体命名，关键字用于定义语言特定的操作，运算符用于数学和逻辑运算，分隔符用于分隔语句。
VHDL中的代码以一个实体（entity）的声明开始，然后是体（architecture）的声明，最后是信号声明和进程（process）的描述。
以下是一个简单的例子：```vhdlentity AND_gate isportA, B: in std_logic;C: out std_logicend entity AND_gate;architecture Behavior of AND_gate isbeginC <= A and B;end architecture Behavior;```在这个例子中，我们声明了一个名为AND_gate的实体，它有两个输入信号A和B，一个输出信号C。
然后我们定义了一个名为Behavior的体，它描述了AND门的行为：C等于A与B的逻辑与运算结果。
二、VHDL的数据类型VHDL支持许多数据类型，包括标量类型、数据类型、自定义类型和引用类型。
标量类型包括bit、bit_vector、integer、real、std_logic和std_ulogic等。
其中，bit_vector是一组连续的位，std_logic和std_ulogic用于表示单个信号。
数据类型是由标量类型和数组类型组成的。
数组类型可以是一维、二维或更高维的，用于存储多个数据。
VHDL简明基础教程
VHDL语言简介VHDL语言翻译成中文就是超高速集成电路硬件描述语言，主要是应用在数字电路的设计中。
目前，它在中国的应用多数是用在FPGA/CPLD/EPLD的设计中。
当然在一些实力较为雄厚的单位，它也被用来设计ASIC。
VHDL主要用于描述数字系统的结构，行为，功能和接口。
除了含有许多具有硬件特征的语句外，VHDL的语言形式、描述风格以及语法是十分类似于一般的计算机高级语言。
VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可视部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。
在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。
这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。
VHDL语言简例VHDL设计实体的组成：库和程序包（Library,Package）,实体（Entity）,结构体（Architecture),配置（Configuration).--- VHDL Examplelibrary ieee;use ieee.std_logic_1164.all; --库声明entity TONE isport(A,B:in std_logic; --实体定义C:out std_logic);end TONE;architecture EX of TONE is --结构体定义beginC<=A OR B;end EX;VHDL不区分大小写VHDL基础知识VHDL设计实体的组成：库和程序包（Library,Package）,实体（Entity）,结构体（Architecture),配置（Configuration).例：用VHDL语言设计一个2选1的数据选择器entity mux21 isport(a,b:in bit;s:in bit;y:out bit);end entity mux21;architecture one of mux21 issignal d,e:bit;begind<=a and (not s); --左边三行可以用下面的语句代替。
第3章 VHDL语言基础
Verilog:Cadence公司开发
ABEL（Advanced Boolean Hardware Description, 高级布尔方程语言） :Lattice公司 AHDL（Analog模拟硬件描述语言）: Altera公司
第二节
VHDL的基本结构
通过与非门的逻辑描述，阐述VHDL的基本结构
第三节 VHDL结构体的子结构
4位计数器
module count4(out,reset,clk);
output[3:0] out;
input reset,clk; reg[3:0] out; always @(posedge clk) begin if(reset) out<=0; //同步复位 else end endmodule out<=out+1; //计数
Nand_2实体说明
结构体
BEGIN y <= NOT (a AND b)；
END rtl；
1. 库说明
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL；
语法： library 库名
use 库名.程序包名.项目名：
库是用VHDL语言编写的源程序及其通过编译 的数据集合，它由各种程序包组成，程序包提供了 各种数据类型、函数的定义以及各种类型转换函数 及运算等，以供给设计者使用。
库序项库是用vhdl语言编写的源程序及其通过编译的数据集合它由各种程序包组成程序包提供了各种数据类型函数的定义以及各种类型转换函数及运算等以供给设计者使用
第三章 硬件描述语言HDL Hardware Description Language
vhdl教程
名 • 例子 type week is array (1 to 7) of integer; type deweek is array (1 to 7) of week;
VHDL培训教程
第一讲、VHDL简介及其结构 第二讲、VHDL中的对象、操作符、数据类型 第三讲、VHDL中的控制语句及模块 第四讲、状态机的设计
第一讲、VHDL简介及其结构
• 通过本课的学习您可以了解以下几点 1、VHDL 的基本概念 2、VHDL的基本结构 3、VHDL的设计初步
什么是VHDL
例如：1.0、2.834、3.14、0.0
VHDL 的基本类型
9、natural 自然数 和 positive 正整数 10、senverity level （常和assert语句配合使用）
包含有：note、warning、error、failure
• 以上十种类型是VHDL中的标准类型，在编程 中可以直接使用。使用这十种以外的类型，需 要自行定义或指明所引用的Library(库)和 Package(包)集合
• VHDLVHSIC Hardware Decription Language
其中VHSICVery High Speed Integrated Circuit
电子设计自动化的关键技术之一是要求用形式化 方法来描述硬件系统。VHDL适应了这种要求。
VHDL和Verilog HDL
• Verilog HDL： 另一种硬件描述语言，由Verilog 公司开 发，1995年成为IEEE标准。 优点：简单、易学易用 缺点：功能不如VHDL强大，仿真工具少
procedure（过程）
新的硬件描述语言VHDL编程基础课件
（1）常量声明
常量是全局量,在结构描述、程序包说明、 实体说明、过程说明、函数调用说明和进程说 明中使用。 例： constant WIDTH :INTEGER := 8; constant X :NEW_BIT := ′X′;
（2）变量声明
定义了给定类型的变量名称。 例：
variable A,B :BIT; variable INIT :NEW_BIT
信号为器件内部节点信号，数据的进出不像端口 信号那样受限制，不必定义其端口模式。
定义信号的目的是为了在设计电路时使用该信号。 用“<=”来给信号赋值
例：
signal A,B :BIT;
signal INIT :INTEGE: = -1
信号赋值
SIGNAL temp : Std_Logic_Vector (7
支持大规模设计的分解和已有设计的再利用功能。
VHDL的优点
5. 对设计的描述具有相对独立性，与硬件的结构无关 6.可以利用EDA工具进行逻辑综合和优化，并自动将
VHDL描述转化为门级网表。 7. 具有可移植性，可以在不同的设计环境和系统平台
中使用。 8. 具有良好的可读性。
三、VHDL与高级语言的区别
INOUT（双向端口） 、 BUFFER（输出并向内部反 馈）
数据类型：VHDL作为一种强类型语言，必须对数据对 象（常量、变量、信号）规定取值范围，即对传输或 存储数据的类型作明确的界定。
实体举例
ENTITY black_box IS Generic ( constant width : integer := 7；);
Structure描述
architecture one of mux21 is signal d,e:bit; begin d<=a and (not)s; e<=b and s; y<=d or e;
VHDL语言快速入门必读
一·1。
数据类型BIT与STD_LOGIC有什么区别。
BIT类型的取值只能是0或1，没有不定状态X，也没有高阻态。
STD_LOGIC类型可以有9种不同的值，包括U—初始值，X-不定，0-0,1—1，Z—高阻态，W—弱信号不定，L—弱信号0，H弱信号1。
‘—’不可能情况.2.信号和变量的异同。
信号是全局量，只要在结构体中已经定义,就可以在结构体中的所有地方使用，信号的赋值符号是”〈=”，信号带入时可以附加延时，信号实际带入过程和带入语句的处理时分开进行的。
变量是局部量，只能在进程，子程序内部定义和使用,变量的赋值符号是“：="，变量的赋值是立即执行的，不能附加延时。
3.VHDL语言的基本顺序语句和并行语句有哪些？双性语句：信号带入语句顺序语句：WHAT语句，断言语句,变量赋值语句,IF语句，CASE语句，LOOP语句，NEXT语句,EXIT语句,过程调用语句，NULL语句。
并行语句：进程（PROCESS）语句，条件带入语句,选择信号带入语句，并发过程调用语句，块语句。
4.用VHDL语言进行硬件设计的流程是什么？1。
分析实际的需求2确定芯片的功能3。
用VHDL 语言描述改元件4.编译，如果有错误修改后再编译直至编译通过。
5。
仿真，如果仿真不符合设计要求，修改程序直至仿真通过。
6。
测试7.综合，8.下载到实际的芯片上。
5.基本的硬件描述语言的种类有哪些?美国国防部开发的VHDL。
Verilog公司开发的Verilog-HDL.日本电子工业振兴协会开发的UDL/I语言。
6.VHDL语言中包含的库的种类有哪些？库：是经编译后的数据的集合，它存放包集合定义，实体定义,构造体定义，和配置定义。
库的种类:1.IEEE库，2。
STD库，3。
面向ASIC 的库，4.WORK库，5。
用户定义库7.IEEE库中所包含的基本类型转换函数有1。
包含程序所用的库LIBRARY IEEE;USE IEEE.STD_LOGIC_1164。
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第二章 VHDL基本数据类型与命令语句 第二章 VHDL基本数据类型与命令语句2.1 VHDL基本数据类型 2.2 VHDL数据对象定义 2.3 并行同时语句( When-Else, With-Select ) 2.4 顺序语句一（Process，If-Else，Wait） 2.5 顺序语句二（Case-When，Null）12.1 基本数据类型 (逻辑信号、数值信号) 在VHDL中每一个数据对象都必须具有确 定的数据类型。
只有在相同数据类型的数据对 象之间，才能进行数据交换。
⑴ ⑵ ⑶ ⑷ ⑸ 布尔代数数据类型(BOOLEAN)； 位逻辑数据类型(BIT)； 位逻辑序列数据类型(BIT_VECTOR)； 标准逻辑数据类型(STD_LOGIC)； 标准逻辑序列数据类型(STD_LOGIC _VECTOR);2⑹ ⑺ ⑻ ⑼ ⑽整数数据类型(INTEGER)； 实数数据类型(REAL)； 字符串数据类型(STRING)； 字符数据类型(CHARACTER); 无符号整数数据类型(UNSIGNED)；今后在逻辑设计中最常用到两种：标准逻辑 数据类型 STD_LOGIC 和标准逻辑序列数据类型 STD_LOGIC _VECTOR。
其语法格式：在实体中是跟在端口模式 (方 向) 后面，在结构体中是跟在数据对象后面。
32.1.1 逻辑信号的数据类型 ⑴ 布尔代数数据类型(BOOLEAN) 布尔代数数据类型(BOOLEAN)属于双值数据 类型，其值只有“TRUE”(真)、“FALSE”(假) 两种 状态，常用来表示关系运算和关系运算的结果。
⑵ 位逻辑数据类型(BIT) 位逻辑数据类型(BIT)也属于双值数据类型， 其值只有 ‘ 1 ’、 ' 0 ' (用单引号表示)两种状态，常 用来表示某一管脚的逻辑值。
4⑶ 标准逻辑数据类型(STD_LOGIC) 标准逻辑数据类型 (STD_LOGIC) 也属于双值 数据类型，但它比“BIT”对于数字逻辑电路的逻辑 特性的描述更完整、更真实。
因此在VHDL中通常 都是采用这种数据类型。
它的取值共有九种形式： ① ' U ' —— 初始值； ② ' X ' —— 不定值； ③ ' 0 ' —— 低电位0； ④ ' 1 ' —— 高电位1； ⑤ ' Z ' —— 高阻抗； ⑥ ' W ' —— 弱信号不定值； ⑦ ' L ' —— 弱信号0； ⑧ ' H' —— 弱信号1； ⑨ ' – ' —— 不可能情况，不必理会。
5⑷ 标准逻辑序列数据类型(STD_LOGIC_VECTOR) 标准逻辑序列数据类型 (STD_LOGIC_ VECTOR) 也属于双值数据类型，但它描述 的是一组序列信号的数据类型。
如：数据总 线、地址总线等(排线)上面的数值。
⑸ 位逻辑序列数据类型(BIT_VECTOR) 位逻辑序列数据类型 (BIT_VECTOR) 也 属于双值数据类型，其值只有"1"、"0" (用双 引号表示) 两种状态，常用来表示某一组管脚 的位逻辑值。
6⑹ 逻辑信号的运算 配合逻辑信号的基本运算符，通常包含有两种： ① 逻辑运算符and与门or或门nand与非门nor或非门xor异或门xnor同或门not非门② 关系运算符=等于/=不等于<小于<=小于等于>大于>=大于等于注意：“<=”符号与赋值符号相同，由上下文来区别。
72.1.2 数值信号的数据类型 ⑴ 整数数据类型(Integer) 整数数据类型的数有正整数、负整数和0，在 VHDL中其取值范围是 -2147483647~2147483646。
即： ( −2 31 ) ~ ( 2 31 − 1) 。
⑵ 无符号整数数据类型(UNSIGNED)； 无符号整数数据类型的数与标准逻辑序列相 似，定义时也必须指明这个无符号整数的位数。
[例1] 假若A中的内容是3(11)2，B中的内容是2(10)2，试 分析下程序运行后，C和D中的内容是多少？8LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CH2_1_3 PORT(A : B C D END CH2_1_3; is IN Std_Logic_Vector(1 DOWNTO 0); : IN Unsigned(1 DOWNTO 0); : OUT Unsigned(7 DOWNTO 0); : OUT Std_Logic_Vector(1 DOWNTO 0));ARCHITECTURE a OF CH2_1_3 IS SIGNAL E,F,G : Unsigned(1 DOWNTO 0); SIGNAL H : Unsigned(7 DOWNTO 0);9BEGIN E <= Unsigned (A); F <= B; H(1 DOWNTO 0) <= E+F; H(3 DOWNTO 2) <= E-F; H(7 DOWNTO 4) <= E*F; G(0) <= E(0) AND F(0); G(1) <= E(1) OR F(1); C <= H; D <= Std_Logic_Vector (G); END a;--(1) --(2) --(3) --(4) --(5) --(6) --(7) --(8) --(9)因为A中的内容是3(11)2，B中的内容是2(10)2，故： ① E <=Unsigned (A) 后， E=3 (11)2 ； ② F <= B 后， F=2 (10)2 ；10BEGINE <= Unsigned (A);--(1)F <= B;--(2)H(1 DOWNTO 0) <= E+F; --(3)H(3 DOWNTO 2) <= E-F; --(4)H(7 DOWNTO 4) <= E*F; --(5)G(0) <= E(0) AND F(0); --(6)G(1) <= E(1) OR F(1);--(7)C <= H;--(8)D <= Std_Logic_Vector(G);--(9) END a;BEGINE <= Unsigned (A);--(1)F <= B;--(2)H(1 DOWNTO 0) <= E+F; --(3)H(3 DOWNTO 2) <= E-F; --(4)H(7 DOWNTO 4) <= E*F; --(5)G(0) <= E(0) AND F(0); --(6)G(1) <= E(1) OR F(1);--(7)C <= H;--(8)D <= Std_Logic_Vector(G);--(9) END a;BEGINE <= Unsigned (A);--(1)F <= B;--(2)H(1 DOWNTO 0) <= E+F; --(3)H(3 DOWNTO 2) <= E-F; --(4)H(7 DOWNTO 4) <= E*F; --(5)G(0) <= E(0) AND F(0); --(6)G(1) <= E(1) OR F(1);--(7)C <= H;--(8)D <= Std_Logic_Vector(G);--(9) END a;BEGINE <= Unsigned (A);--(1)F <= B;--(2)H(1 DOWNTO 0) <= E+F; --(3)H(3 DOWNTO 2) <= E-F; --(4)H(7 DOWNTO 4) <= E*F; --(5)G(0) <= E(0) AND F(0); --(6)G(1) <= E(1) OR F(1);--(7)C <= H;--(8)D <= Std_Logic_Vector(G);--(9) END a;A中的内容是3(11)2，B中的内容是2(10)2，仿真的结果是：C中的内容为65，D中的内容为2。
注意1、无符号整数(Unsigned)与标准逻辑序列(Std_Logic_Vector)信号之间是可以作转换的；2、无符号整数(Unsigned)信号的序列编号是由高至低的，所以一定要使用Downto的序列形式来定义。
Constant 常数名称：数据类型：= 设置值；注意：设置值一旦设定，就不能再更改。
Signal 信号名[，信号名…]: 数据类型[:=表达式]；LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CH2_2_1 isPORT( A : IN Std_Logic;B : IN Std_Logic;C : IN Std_Logic;F : OUT Std_Logic); END CH2_2_1;ABCDEFARCHITECTURE a OF CH2_2_1 IS SIGNAL D, E : Std_Logic;BEGIND <= A and B;--A 与B 后送入DE <= not C;--将C 取非后送入EF <= D or E;--D 或E 后送到FEND a;AB C D E FVariable 变量名[，变量名…]: 数据类型[:=表达式]；补充：信号和变量的区别LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CH2_2_2 isPORT( IP : IN Std_Logic;CP : IN Std_Logic;OP : OUT Std_Logic);END CH2_2_2;ARCHITECTURE a OF CH2_2_3 ISSignal D: Std_Logic;BEGINProcess (CP,IP) --(1) BeginIF CP'EVENT AND CP ='1' THEN --(2)D <= IP ; --(3)OP <= D ; --(4) END IF ;End Process ;END a;ARCHITECTURE a OF CH2_2_3 ISSignal D: Std_Logic;BEGINProcess (CP,IP) --(1) BeginIF CP'EVENT AND CP ='1' THEN --(2)D <= IP ; --(3)OP <= D ; --(4) END IF ;End Process ;END a;将IP的变化暂存延迟了一个周期左右的时间后才传递到了变量D。