2022年大连东软信息学院计算机网络技术专业《计算机组成原理》科目期末试卷B(有答案)

2022年大连东软信息学院计算机网络技术专业《计算机组成原理》科
目期末试卷B（有答案）
一、选择题
1、存储器采用部分译码法片选时，（）。

A.不需要地址译码器
B.不能充分利用存储器空间
C.会产生地址重叠
D.CPU的地址线全参与译码
2、一个存储器的容量假定为M×N，若要使用I×k的芯片（I<M，k<N），需要在字和位方向上同时扩展，此时共需要（）个存储芯片。

A.M×N
B.（M/I）×（N/k）
C.
M/I
×
M/I
D.
M/I
×
N/k
3、计算机中表示地址时，采用（）。

A.原码
B.补码
C.移码
D.无符号数
4、为了表示无符号十进制整数，下列哪些是合法的8421BCD码？（）
I.01111001 Ⅱ.11010110 Ⅲ.00001100 Ⅳ.1000010l
A.I、IⅡ
B.Ⅱ、Ⅲ
C.I、Ⅳ
D.I、Ⅱ、Ⅲ
5、假设寄存器的内容为00000000，若它等于-128，则该机器采用了（）。

A.原码
B.补码
C.反码
D.移码
6、控制总线主要用来传送（）。

I.存储器和1/O设备的地址码
II.所有存储器和I/O设备的时序信号
III.所有存储器和1/O设备的控制信号
IV.来自I/O设备和存储器的响应信号
A.II、III
B. I，III，IV
C. III，IV
D.II，III. IV
7、在链式查询方式下，若有N个设备，则（）。

A.只需一条总线请求线
B.需要N条总线请求线
C.视情况而定，可能一条，也可能N条
D.以上说法都不对
8、CPU中不包括（）。

A.操作码译码器
B.指令寄存器
C.地址译码器
D通用寄存器
9、假定机器M的时钟频率为200MHz，程序P在机器M上的执行时间为12s。

对P优
化时，将其所有乘4指令都换成了一条左移两位的指令，得到优化后的程序P。

若在M
上乘法指令的CPl为102，左移指令的CPl为z，P的执行时间是P”执行时间的1.2倍，则P中的乘法指令条数为（）。

A.200万
B.400万
C.800万
D.1600万
10、在独立编址的方式下，存储单元和I/O设备是靠（）来区分的。

A.不同的地址码
B.不同的地址线
C.不同的指令
D.不同的数据线
11、下列选项中，能引起外部中断的事件是（）。

A.键盘输入
B.除数为0
C.浮点运算下溢
D.访存缺贞
12、（）不是常用三级时序系统中的一级。

A.指令周期
B.机器周期
C.节拍
D.定时脉冲
13、某CPU主频为1.03GHz，采用4级指令流水线，每个流水段的执行需要1个时钟周期。

假定CPU执行了100条指令，在其执行过程中，没有发生任何流水，线阻塞，此时
流水线的吞吐率为（）。

A.0.25x109条指令/秒
B.0.97x109条指令/秒
C.1.0x109条指令/秒
D.1.03x109条指令/秒
14、一般来说，变址寻址经常和其他寻址方式混合在起使用，设变址寄存器为X，形式地址为D，某机具有先间址寻址再变址寻址的方式，则这种寻址方式的有效地址为（）。

A.EA=D+（IX）
B.EA=（D）+（IX）
C.EA=（D+（IX））
D.EA=D+IX
15、假设变址寄存器R的内容为1000H，指令中的形式地址为2000H：地址1000H中
的内容为2000H，地址2000H中的内容为3000H，地址3000H中的内容为4000H，
则变址寻址方式下访问到的操作数是（）。

A.1000H
B.2000H
C.3000H
D.4000H
二、填空题
16、一个定点数由_______和_______两部分组成。

17、RISC的中文含义是________，CISC的中文含义是________。

18、不同的CRT显示标准所支持的最大________和________数目是不同的。

19、2000年，超级计算机最高浮点运算速度达到每秒_______次，我国的_______号计算机的运算速度达到3840亿次，使我国成为_______之后第三个拥有高速计算机的国家。

20、目前的CPU包括________、 ________和cache、
21、主存储器的性能指标主要是_______、_______存储周期和存储器带宽。

22、堆栈是一种特殊的_______寻址方式，它采用_______原理。

按构造不同，分为寄存器
堆栈和_______堆栈。

23、主存储器容量通常以MB表示，其中M=______，B=______硬盘容量通常以GB表示，其中G =______.
24、一位十进制数，用BCD码表示需______位二进制码，用ASCII码表示需______位二进制码。

25、PCI总线是当前流行的总线。

它是一个高_________且与_________无关的标准总线。

三、名词解释题
26、操作数寻址方式：
27、数据帧：
28、海明距离：
29、CD-ROM：
四、简答题
30、DRAM存储器采用何种方式刷新？有哪几种常用的刷新方式？
31、什么是DMA方式？DMA的主要优点及适用场合？
32、何谓CRT的显示分辨率、灰度级？
33、什么叫刷新？为什么要刷新？说明刷新有几种方法。

五、计算题
34、一个直接映射的Cache有128个字块，主机内存包含16K个字块，每个块有16个字，访问Cache的时间是10ms，填充一个Cache字块的时间是200ms，Cache 的初始状态为空。

1）如果按字寻址，请定义主存地址字段格式，给出各字段的位宽；
2）CPU从主存中依次读取位置16~210的字，循环读取10次，则访问Cache 的命中率是多少？
3）10次循环中，CPU平均每次循环读取的时间是多少？
35、将下列十进制数表示成浮点规格化数，阶码4位（包含一位阶符），分别用补码和移码表示；尾数9位（包含一位数符），用补码表示。

1）27/64。

2）-27/64。

36、设主存容量为lMB，Cache容量为l6KB，每字块有16个字，每字32位，且按字节编址。

1）若Cache采用直接映射，试求主存地址字段中各段的位数。

2）若Cache采用4路组相联映射，试求主存地址字段中各段的位数。

六、综合题
37、某计算机采用页式虚拟存储管理方式，按字节编址，虚拟地址为32位，物理
地址为24位，页大小为8KB:TLB采用全相联映射；Cache数据区大小为64KB，按2路组相联方式组织，主存块大小为64B。

存储访问过程的示意图如图所示。

请回答下列问题。

1）图中字段A~G的位数各是多少？TLB标记字段B中存放的是什么信息？
2）将块号为4099的主存块装入到Cache中时，所映射的Cache组号是多少？对应的H字段内容是什么？
3）Cache缺失处理的时间开销大还是缺页处理的时间开销大？为什么？
4）为什么Cache 可以采用直写（Write Through）策略，而修改页面内容
时总是采用回写（Write Back）策略？
38、假设指令流水线分为取指令（IF）、指令译码/读寄存器（ID）、执行/有效地址计算（EX）、存储器访问（MEM）、结果写回寄存器（WB）5个过程段。

现有下列指令序列进入该流水线。

① ADD R1，R2，R；
② SUB R4，R1，R5；
③ AND R6，R1，R7；
④ OR R8，R1，R9；
⑤ XOR R10，R1，R11；
请回答以下问题：
1）如果处理器不对指令之间的数据相关进行特殊处理，而允许这些指令进
入流水线，试问上述指令中哪些将从未准备好数据的R1寄存器中取到错误的数据？
2）假如采用将相关指令延迟到所需操作数被写回到寄存器后再执行的方式，以解决数据相关的问题，那么处理器执行该指令序列需占用多少个时钟周期？
39、假设某计算机的CPU主频为80MHz，CPI为4，并且平均每条指令访存1.5次，主存与Cache之间交换的块大小为16B，Cache的命中率为99%，存储器总线的宽
度为32位。

请回答以下问题：
1）该计算机的MIPS数是多少？平均每秒Cache缺失的次数是多少？在不考虑DMA传送的情况下，主存带宽至少达到多少才能满足CPU的访存要求？
2）假定在Cache缺失的情况下访问主存时，存在0.0005%的缺页率，则CPU平均
每秒产生多少次缺页异常？若页面大小为4KB，每次缺页都需要访问磁盘，访问磁
盘时DMA传送采用周期挪用的方式，磁盘I/O接口的数据缓冲寄存器为32位，则
磁盘1/0接口平均每秒发出的DMA请求次数至少是多少？
3）CPU 和DMA控制器同时要求使用总线传输数据时，哪个优先级更高？为什么？
4）为了提高性能，主存采用4体低位交叉存储模式，工作时每1/4个存储周期启动1个体，若每个体的存储周期为50ns，则该主存能够提供的最大带宽是多少？
参考答案
一、选择题
1、C
2、C
3、D
4、C
5、D
6、D
7、A
8、C
9、B
10、C
11、A
12、A
13、C
14、B。

先间址后变址，这里需要理清“先间址”的这个间址指的是D，而不是1X，如果是IX的话那就变成了寄存器间接寻址了
15、D
二、填空题
16、符号位数值域
17、精简指令系统计算机复杂指令系统计算机
18、分辨率颜色
19、1万亿神威美国、日本
20、控制器运算器
21、存储容量存取时间
22、数据先进后出存储器
23、220 8位（1个字节） 230
24、4 7
25、带宽处理器
三、名词解释题
26、操作数寻址方式：
指令中地址码的内容及编码方式.
27、数据帧：
串行数据传输的位格式，包括起始位，数据位，校验位，结束位和空闲位。

28、海明距离：
在信息编码中，两个合法代码对应位上编码不同的位数。

29、CD-ROM：
计算机中只读型光盘的主要标准。

四、简答题
30、答：DRAM采用读出方式进行刷新。

因为读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。

常用的刷新方式由三种：集中式、分散式、异步式
31、答：DMA直接访问存储器，一种高速输入输出的方法，能直接访问内存，可以减少cpu的IO的负担；适合大批量得数据传输；
32、答：分辨率是指显示器所能表示的像素个数。

像素越密，分辨率越高，图像越清晰。

分辨率取决于显像管荧光粉的粒度、荧光屏的尺寸和CRT电子束的聚焦能力。

同时刷新
存储器要有与显示像素数相对应的存储空间，用来存储每个像素的信息。

灰度级是指黑白显示器中所显示的像素点的亮暗差别，在彩色显示器中则表现为颜色的不同。

灰度级越多，图像层次越清楚逼真。

33、答：刷新：对DRAM定期进行的全部重写过程；刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；常用的刷新方法有三种：集中式、分散式、异步式。

集中式：在最大刷新间隔时间内，集中安排一段时间进行
刷新，存在CPU访存死时间。

分散式：在每个读/写周期之后插入一个刷新周期，无CPU
访存死时间。

异步式：是集中式和分散式的折衷。

五、计算题
34、解析：
1）按字寻址，每个块有16个字，故字块内地址为4位。

Cache有128个字块，故Cache字块地址为8位。

主存包含16K个字块，故主存地址总共14位。

则主存字块
标记位数为14-8-4=2位。

2）Cache中每个块16个字，故16~210位置的字，按照直接映射可分别放入Cache的第1~13块。

由于Cache的初始状态为空，循环读取10次时，第一次循环
第16、32、48、64、…、208位置的字均末命中，共13次，其他位置均命中，后
面9次循环每个字都命中。

故Cache的命中率为1-13/（195×10）=99.3%。

3）第一次循环需要填充Cache13次，访问Cache 195-13=182次，总时间为
200ns×13+10ns×182=4420ms。

其余9次循环只需访问Cache195次，总时间为195×10ns×9=17550ns。

故平均访问时间为（17550ns+4420ns）/10=2197ns。

35、解析
1）27/64=0.011011=0.11011×2-1
当补码和尾数都采用补码表示时：1，111：0.11011000。

阶码采用移码、尾数采用补码表示时：0.11l：0.11011000。

2）-27/64=1.011011=1.11011×2-1
当补码和尾数都采用补码表示时：1，11l；1.00101000。

阶码采用移码、尾数采用补码表示时：0.1l1：l.00101000。

36、解析：
1）若Cache采用直接映射。

由于每个字块含有16个字（64B），且按字节编址，因此字块内的位数（块内地址位数）为6位。

另外，由于Cache中含有256个块（16KB/16×4B），因此字块地址位数为8位。

主存容量1MB，说明总位数为20位，因此主存字块标记位数为20-6-8=6位。

主存的地址格式如下：
2）若Cache采用4路组相联映射。

同理，块内地址位数为6位。

由于采用4路
组相联映射，即每组4块，因此一共有64组，即组号需要6位。

很容易得到主存
字块标记位数为20-6-6=8位。

主存的地址格式如下：
六、综合题
37、解析：
1）页大小为8KB，页内偏移地址为13位，故A=B=32-l3=19；D=13；C=24-
13=l1：主存块大小为64B，故G=6。

2路组相联，每组数据区容量有
64B×2=128B，共有64KB/128B=512组，故F=9：E=24-G-F=24-6-9=9。

因而A=19，B=19，C=11，D=l3，E=9，F=9，G=6。

TLB中标记字段B的内容是虚
页号，表示该TLB项对应哪个虚页的页表项。

2）块号4099=000001000000000011B，因此所映射的Cache组号是000000011B=3，对应的H字段内容为000001000B。

3）Cache缺失带来的开销小，而处理缺页的开销大。

因为缺页处理需要访问磁盘，而Cache缺失只访问主存。

4）因为采用直写策略时需要同时写快速存储器和慢速存储器，而写磁盘比写主存
慢得多，所以，在Cache——主存层次，Cache可以采用直写策略，而在主存——外存（磁盘）层次，修改页面内容时总是采用写回策略。

38、解析：
1）由题中指令序列可见，ADD指令后的所有指令都用到ADD指令的计算结果。

表列出了未采用特殊处理的流水线示意，表中ADD指令在WB段才将计算结果写入寄存器R，中，但SUB指令在其ID段就要从寄存器R1中读取该计算结果。

同样AND指令、OR指令也将受到这种相关关系的影响。

ADD指令只有到第5个时钟周
期末尾才能结束对寄存器R的写操作，使XOR指令可以正常操作，因为它在第6个
时钟周期才读寄存器R1的内容。

2）表是对上述指令进行延迟处理的流水线示意。

由表可见，从第一条指令进入流
水线到最后一条指令流出流水线，共需12个时钟周期。

39、解析：1）题目告知CPU的主频为80MHz，表示每秒包含80M个时钟周期。

而CPI为4表明执行一条指令需要4个时钟周期，所以CPU平均每秒可以执行的指令数=80M/4=20M。

由于MIPS的含义是每秒可执行百万条指令数，而“M”代表的就是106，即百万，因此MIPS为20。

由于平均每条指令访存1.5次，因此每秒平均访存次数为20M×1.5次=30M 次，而 Cache的命中率为99%，所以访问30M次Cache不命中的次数为30M×（1-99%）=300K次。

当Cache缺失时，CPU访问主存，主存与Cache之间以块为单位传送数据，块大小为16B，所以每秒CPU与主存需要交换数据的大小为
16B×300K/s=4.8MB/s。

所以，在不考虑DMA传送的情况下，主存带宽至少要达到4.8MB/s才能满足CPU的访存要求。

2）由于每秒平均需要访问主存300K次，而缺页率为0.0005%，因此平均每秒“缺页”异常次数=300K×0.0005%=1.5次。

由于存储器总线带宽为32位，因此每传送32位数据，磁盘控制器就发出一次DMA请求，这样平均每秒磁盘DMA 请求的次数至少为1.5次×4KB/4B=1.5K次=1536次。

3）CPU 和DMA控制器同时要求使用存储器总线时，DMA请求优先级更高，因为若DMA请求得不到及时响应，I/O传输数据就可能会丢失。

4）当采用4体低位交叉存储模式时，每1/4周期的时间内就可以传送4B数据。

若每个体的存储周期为50ns，则4体低位交叉存储器模式能提供的最大带宽=4B/（50ns/4）=320MB/s.。