双电源运放测试报告

1、电路结构
图1、operational amplifier电路结构
2、电路描述及指标要求
电路描述：
电路包括三部分：运算放大器、偏置电路和补偿电路。

运算放大器：NMOS差分输入级＋A类输出级（所有晶体管均应偏置在饱和区）。

补偿电路：补偿极点（用工作在线性区的NMOS管代替电阻）
设计及仿真指标
表1 设计指标
指标设计指标仿真结果（根据仿真结果
填写）
直流增益>80dB 82.2dB Settling time(1V Output
Step)
<1us 0.49us Settling time(-1V Output
Step)
<1us 0.59us 输出摆幅-4V～4V -5V~4.96V
ICMR -4V～4V -4.28V~4.77V
CMRR >80dB
PSRR+ >85dB at DC 95.4dB
RSRR- >85dB at DC 90.5dB
功耗Power Dissipation <600uW 532uW 单位增益频率
>4MHz 10.9MHz
Unity Gain Frequency
系统失调电压Offset
<2mV 32.020uV voltage
负载电容Load
10pf 10pf capacitance
电源电压±5V ±5V 输入等效噪声－
3、网表名称
下表给出了电路模拟所用网表和模拟特性之间的对应关系。

表2、模拟所用网表说明列表
NETLIST REMARK
Opamp.cir 子电路描述及模型定义
op.sp 电路的直流工作点计算、每个器件的工作状态和电
路功耗。

openloop.sp 开环增益、单位增益频率及噪声特性
Swing.sp 输出摆幅、系统失调电压、输入电阻、输出电阻和
运放的零极点
settlingtime.sp 阶跃响应及建立时间
ICMR.sp 共模输入范围(ICMR)
CMRR.sp 共模抑制比（CMRR）
PSRR+.sp 电源电压抑制比（PSRR+）
PSRR-.sp 电源电压抑制比（PSRR-）
4、电路模拟结果
1)、电路直流工作点分析：
表3 器件直流工作点列表
器件名称器件类型尺寸（W/L）工作区源漏电流（I DS）M1 NMOS 140u/1u 饱和区-2.9326uA
M2 NMOS 140u/1u 饱和区-2.9326uA
M3 PMOS 1u/1.3u 饱和区 2.9326uA
M4 PMOS 1u/1.3u 饱和区 2.9326uA M5 NMOS 5u/4u 饱和区 5.8652uA M6 PMOS 8u/1u 饱和区39.5101uA M7 NMOS 7.5u/1u 饱和区39.5101uA M8 PMOS 1u/1u 线性区0uA
M9 NMOS 2.5u/1u 饱和区7.8259uA M10 PMOS 1u/10u 饱和区7.8259uA M11 PMOS 1u/10u 饱和区7.8259uA M12 NMOS 1u/10u 饱和区7.8259uA M13 NMOS 1u/20u 饱和区7.8259uA
总体电路功耗：
**** voltage sources
subckt
element 0:vin+ 0:vin- 0:vdd 0:vss
volts 0. 0. 5.0000 5.0000
current 0. 0. -53.2012u -53.2012u
power 0. 0. 266.0062u 266.0062u
total voltage source power dissipation= 532.0124u watts
2)、模拟波形
(1)、开环增益、单位增益频率及噪声特性
测试电路：
图2、测试电路1
模拟条件：VDD＝5V；VSS=-5V；VIN=0V(加交流信号)，室温下仿真。

仿真波形：如图3
图3、开环增益、单位增益频率仿真波形
结果分析：模拟结果表明，直流增量为82.2dB,单位增益频率为10.9MHz。

噪声分析波形如图4
图4：输出（红）和输入（黄）噪声分析
(2)、输出摆幅及系统失调电压
测试电路：
图5：测试电路2
模拟条件：
模拟条件：VDD＝5V；VSS=-5V；VIN=0V(加交流信号)，室温下仿真。

输入直流激励，用.DC VIN+ -0.005 0.005 10U
测试波形：
图6：直流扫描波形
结果分析：
输出摆幅：
-5V~4.96V
输入失调电压：
offset = 32.020uV
输入输出电阻：
**** small-signal transfer characteristics
v(vout)/vin+ = 12.8258k
input resistance at vin+ = 1.000e+20
output resistance at v(vout) = 99.6675k
运放零极点分析：
****** HSPICE -- U-2003.09 (20030718) 19:30:57 04/17/2005 pcnt ******
*simulation open loop gain & output swing & systematic offset voltage & input/ ****** pole/zero analysis tnom= 25.000 temp= 25.000 poles (rad/sec) poles ( hertz)
********************************************************************* real imag real imag
-19.5897k 0. -3.1178k 0.
-21.1430x 0. -3.3650x 0.
-185.7756x 0. -29.5671x 0.
-290.5571x 0. -46.2436x 0.
-500.8477x 0. -79.7124x 0.
-721.8774x 0. -114.8904x 0.
-1.1075g 0. -176.2639x 0.
-1.5034g 0. -239.2727x 0.
-1.6836g 0. -267.9493x 0.
zeros (rad/sec) zeros ( hertz)
********************************************************************* real imag real imag
-291.7010x 0. -46.4257x 0.
-404.5299x 0. -64.3829x 0.
-450.9333x 0. -71.7683x 0.
-505.6131x 0. -80.4708x 0.
-686.3712x 0. -109.2394x 0.
-1.1550g -83.4566x -183.8298x -13.2825x
-1.1550g 83.4566x -183.8298x 13.2825x
10.8163g 0. 1.7215g 0.
36.5555g 0. 5.8180g 0.
(3)、阶跃响应及建立时间
测试电路：
图7：测试电路3 模拟条件：
Vin输入用PULSE(-0.5 0.5 2ns 2ns 2ns 2u 4u)方波测试波形：
结果分析：
*simulation step response & settling time
****** transient analysis tnom= 25.000 temp= 25.000 settlingtime1= 4.9288E-07 targ= 4.9588E-07 trig= 3.0000E-09 settlingtime2= 5.8897E-07 targ= 2.5940E-06 trig= 2.0050E-06 (4)、共模输入范围(ICMR)
测试电路：
模拟条件：
输入直流信号，.DC VIN+ -5 5 0.01分析直流传输特性。

测试波形：
结果分析：
(5)、共模抑制比（CMRR）
测试电路：
模拟条件：
测试波形：
结果分析：
(5)、电源电压抑制比（PSRR+ & PSRR-）测试电路：
电源电压抑制比（Vdd）
电源电压抑制比（Vss）
模拟条件：
PSRR+，正相输入端接地，电源VDD接交流信号，做.AC DEC 10 1 100X，PSRR－，正相输入端接地，电源VSS接交流信号，做.AC DEC 10 1 100X，
测试波形：
电源电压抑制比波形（Vdd）
电源电压抑制比（Vss）
结果分析：
PSRR+ = 95.4dB
PSRR- = 90.5dB
5、心得、结论及展望
由于模电学了很久,一直没用,很多基本概念有些模糊,并且HSPICE软件用的不是很熟练,很多命令用的时候经常发生错误,手册上的例子较少,希望老师推荐一下这方面的参考书籍,以便进一步深入学习,谢谢!
1.Opamp.cir
*The circuit of Operational Amplifier
.include 'model.lib'
******netlist*******
.subckt opamp 8 7 5 1 9
M1 4 7 2 9 CMOSN l=1u w=140u ad=280p as=280p pd=144u ps=144u
M2 4 8 3 9 CMOSN l=1u w=140u ad=280p as=280p pd=144u ps=144u
M3 1 2 2 1 CMOSP l=1.3u w=1u ad=2p as=2p pd=5u ps=5u
M4 1 2 3 1 CMOSP l=1.3u w=1u ad=2p as=2p pd=5u ps=5u
M5 4 b4 9 9 CMOSN l=4u w=5u ad=10p as=10p pd=9u ps=9u
M6 1 3 5 1 CMOSP l=1u w=8u ad=16p as=16p pd=12u ps=12u
M7 5 b4 9 9 CMOSN l=1u w=7.5u ad=15p as=15p pd=11.5u ps=11.5u
M8 3 b2 6 1 CMOSP l=1u w=1u ad=2p as=2p pd=5u ps=5u
M9 b4 b4 9 9 CMOSN l=1u w=2.5u ad=5p as=5p pd=6.5u ps=6.5u
M10 b1 b2 b2 1 CMOSP l=10u w=1u ad=2p as=2p pd=5u ps=5u
M11 1 b1 b1 1 CMOSP l=10u w=1u ad=2p as=2p pd=5u ps=5u
M12 b2 b2 b3 9 CMOSN l=10u w=1u ad=2p as=2p pd=5u ps=5u
M13 b3 b3 b4 9 CMOSN l=20u w=1u ad=2p as=2p pd=5u ps=5u
Cc 6 5 1.6p
.ends
2.OP.SP
*bias point simulation and power consumption
.OP
.OPTION list node post co=150
Vin+ Vin1 0
Vin- Vin2 0
Vdd Vdd 0 DC=5
Vss 0 Vss DC=5
X1 Vin1 Vin2 Vout Vdd Vss OPAMP
.INCLUDE opamp.cir
.END
3.OPENLOOP.SP
*Open loop simulation
*Simulation open loop gain & output swing & systematic offset voltage
.OP
.OPTION list node post co=150
*open loop simulation configuration
X1 Vin1 Vin2 Vout Vdd Vss OPAMP
Vin+ Vin1 0 DC 0 AC 1
Vin- Vin2 0 DC 0
Vdd Vdd 0 DC=5
Vss 0 Vss DC=5
CL Vout 0 10P
.DC Vin+ -0.05 0.05 10U
.PRINT DC V(Vout)
.AC DEC 10 10 1G
.PRINT AC Vdb(Vout) VP(Vout)
.noise V(Vout) Vin+ 10
.INCLUDE opamp.cir
.END
4.swing.sp
*Simulation open loop gain & output swing & systematic offset voltage & input/output impendence & pole/zero analysis
.OP
.OPTION list node post co=150
*open loop simulation configuration
Vin+ Vin1 0 DC 0 AC 1m
Vin- Vin2 0 DC 0
Vdd Vdd 0 DC=5
Vss 0 Vss DC=5
CL V out 0 10P
X1 Vin1 Vin2 V out OPAMP
.TF V(V out) Vin+
.PZ V(V out) Vin+
.DC Vin+ -0.05 0.05 10U
.PRINT DC V(V out)
.Measure dc offset find V(Vin1) when V(V out)=0
.AC DEC 10 10 1G
.Noise V(V out) Vin+ 10
.PRINT AC Vdb(V out) VP(V out)
.INCLUDE opamp.cir
.END
5.settingtime.sp
*Simulation step response & settling time
.OP
.OPTION list node post co=150
*open loop simulation configuration
Vin+ Vin1 0 pulse(-0.5 0.5 2ns 2ns 2ns 2u 4u)
Vin- Vin2 Vout
Vdd Vdd 0 DC=5
Vss 0 Vss DC=5
CL Vout 0 10P
X1 Vin1 Vin2 Vout Vdd Vss OPAMP
.tran 0.1n 10u
.measure tran 'settlingtime1' trig V(Vin1) val=0 rise=1 + targ V(Vout) val=0.5 rise=3
.measure tran 'settlingtime2' trig V(Vin1) val=0 fall=1 + targ V(Vout) val=-0.5 rise=3
.INCLUDE opamp.cir
.END
*Simulation ICMR
.OP
.OPTION list node post co=150
*open loop simulation configuration
Vin+ Vin1 0
Vin- Vin2 Vout
Vdd Vdd 0 DC=5
Vss 0 Vss DC=5
CL Vout 0 10P
X1 Vin1 Vin2 Vout OPAMP
.DC Vin+ -5 5 0.01v
.INCLUDE opamp.cir
.END
7.CMRR.SP
*Simulation CMRR
.OP
.OPTION list node post co=150
*open loop simulation configuration
Vcm1 Vin1 0 DC 0 AC 1
Vcm2 Vin2 Vout DC 0 AC 1
Vdd Vdd 0 DC=5
Vss 0 Vss DC=5
CL Vout 0 10P
X1 Vin1 Vin2 Vout Vdd Vss OPAMP
.AC DEC 10 1 100x
.INCLUDE opamp.cir
.END
*Simulation PSRR+
.OP
.OPTION list node post co=150
*open loop simulation configuration
Vpsrr Vdd 0 DC=5 AC=1
Vss 0 Vss DC=5
Vin+ Vin1 0 DC=0
CL Vout 0 10P
X1 Vin1 Vout Vout Vdd Vss OPAMP
.AC DEC 10 1 100x
.PRINT AC Vdb(Vout))
.PLOT AC par('20*log10(1/V(Vout))') .INCLUDE opamp.cir
.END
9.PSRR-.SP
*Simulation PSRR-
.OP
.OPTION list node post co=150
*open loop simulation configuration
Vpsrr Vss 0 DC=-5 AC=1
Vdd Vdd 0 DC=5
Vin+ Vin1 0 DC=0
CL Vout 0 10P
X1 Vin1 Vout Vout Vdd Vss OPAMP
.AC DEC 10 1 100x
.PRINT AC Vdb(Vout))
.PLOT AC par('20*log10(1/V(Vout))') .INCLUDE opamp.cir
.END。