交错杂散： 时序失配的数学

交错杂散：时序失配的数学
我们已经利用绝妙的数学家思维方式来了解失调和增益失配引起的杂散幅度，现在让我们利用它来量化时序失配引起的杂散水平。

通过之前的讨论，我们知道时序失配引起的杂散出现在fS/2 ± fin，该位置与增益失配杂散出现的位置相同。

讨论的结果留下的信息告诉我们，fS/2 ± fin 位置处有多少杂散源自增益失配，有多少杂散源自时序失配。

这很重要，因为在交错时，它使我们能够判断哪种失配引起的麻烦最大。

希望我们不会落到两种失配均非常糟糕的境地，不过，起初试图交错时，这并不是我们要关注的。

我们需要在设计过程一开始就努力使失配最小。

因此，让我们再次以数学家的思维方式，探究其中的数学，看看如何计算时序失配在fS/2 ± fin 处引起的杂散幅度。

我想我们很快就要从数学家的思维方式转换回来，以工程师方式思考问题，不过稍安勿躁，让我们再等一会。

现在看看计算，了解时序失配将引起多大的杂散。

观察下面的公式1，其中
ωA 是模拟输入频率，ΔτE 是时序失配。

现在，考虑一个双通道器件的两个14 位250MSPS ADC 之间存在典型的时序失配。

典型值可能是1ps 左右。

将该值代入公式1，得到下式：
这一结果至少比我们第一次看到增益失配的结果时更令人鼓舞! 1ps 的时序失配将在fS/2 ± fin 处产生70dBc 的交错杂散。

这刚好与大多数应用能够容许的最大杂散水平差不多。

对于交错ADC，无杂散动态范围(SFDR)规格
显然仍将以它为主。

二次和三次谐波以及任何其他杂散输出很可能小于70dBc。

现在看看怎么才。