占空比为50%的任意整数分频器

占空比为50%的任意整数分频器
一、分频原理
1．1偶数倍分频
偶数倍分频通过计数器计数是很容易实现的。

如进行N倍偶数分频,那么可以通过由待分频的时钟触发计数器计数,当计数器从0计数到N/2-1时,输出时钟进行翻转,并给计数器一个复位信号,使得下一个时钟从零开始计数。

以此循环下去。

这种方法可以实现任意的偶数分频。

1．2奇数倍分频
奇数倍分频通过计数器也是比较容易实现的,如进行三分频,通过待分频时钟上升沿触发计数器进行模三计数,当计数器计数到邻近值进行两次翻转,比如可以在计数器计数到1时,输出时钟进行翻转,计数到2时再次进行翻转。

即是在计数值在邻近的1和2进行了两次翻转。

这样实现的三分频占空比为1/3或者2/3。

要实现占空比为50%的三分频时钟,可以通过待分频时钟下降沿触发计数,和上升沿同样的方法计数进行三分频,然后下降沿产生的三分频时钟和上升沿产生的时钟进行相或运算,即可得到占空比为50%的三分频时钟。

这种方法可以实现任意的奇数分频。

归类为一般的方法为：对于实现占空比为50%的N倍奇数分频,首先进行上升沿触发进行模N计数,计数选定到某一个值进行输出时钟翻转,然后经过（N-1）/2再次进行翻转得到一个占空比非50%奇数n分频时钟。

与此同时进行下降沿触发的模N 计数,到和上升沿触发输出时钟翻转选定值相同值时,进行输出时钟时钟翻转,同样经过（N-1）/2时,输出时钟再次翻转生成占空比非50%的奇数n分频时钟。

两个占空比非50%的n分频时钟相或运算,得到占空比为50%的奇数n分频时钟。

二、设计方案及功能现实
2．1设计方案
综合上述两种分频分式到同一模块，在时钟上升沿用计数器count_p计数，时钟的下降沿用计数器count_n计数。

不论是偶数分频还是奇数分频，其比较条件都是一样的，在0 ≤count_p < (F_DIV/2-1)时，时钟clk_p输出0，在(F_DIV/2-1) ≤ count_p < F_DIV -1 时钟clk_p 输出1（上述说到的奇数分频的计数选定值在这里选0，为结合偶数分频，这里的奇数分频比较点取N/2-1，与上述原理取(N-1)/2有所区别，所以奇数分频最后的结果是上升沿计数输出的时钟(clk_p)和下降沿计数输出的时钟(clk_n)做“与”运算，即clk_out = clk_p & clk_n，但原理是一样的）。

图1-1所示，是一个3分频器的仿真时序图。

图1-1 3分频器时序图
2．2功能现实
分频系数可能通过参数F_DIV修改，方便应用于不同的程序。

程序代码如下所示。

若参数为0时，输出无时钟，综合后不占用逻辑资源；参数为1时，输出时钟与输入时钟相同，综合后不占用逻辑资源；参数为其它值时，输出相应分频系数对应的时钟值，占空比为50%（输出时钟占空比应为50%输出占空比才为50%），占用的逻辑资源与分频系数有关。

//*******************************************************//
// 任意整数分频模块//
//*******************************************************//
//功能：对输入时钟clock进行F_DIV倍分频后输出clk_out。

//其中F_DIV为分频系数，分频系数范围为1~2^n (n=F_DIV_WIDTH)
//若要改变分频系数，改变参数F_DIV或F_DIV_WIDTH到相应范围即可。

//若分频系数为偶数，则输出时钟占空比为50%；
//若分频系数为奇数，则输出时钟占空比取决于输入时钟占空比和分
//频系数（当输入为50%时，输出也是50%）。

//--------------------------------------------------------
//奇数倍分频:三倍分频的时序图如下所示。

// 1 2 3 4 5 6
//clock |---|__|---|__|---|__|---|__|---|__|---|__|
//clk_p_r |____|--------------|____|---------------|
//clk_n_r ---|____|---------------|____|-----------
//clk_out |______|-----------|_______|----------|
module int_div(clock,clk_out);
//I/O口声明
input clock; //输入时钟
output clk_out; //输出时钟
//内部寄存器
reg clk_p_r; //上升沿输出时钟
reg clk_n_r; //下降沿输出时钟
reg[F_DIV_WIDTH - 1:0] count_p; //上升沿脉冲计数器
reg[F_DIV_WIDTH - 1:0] count_n; //下降沿脉冲计数器
//参数--分频系数
parameter F_DIV = 12; //分频系数<<<<-----修改这里改分频系数parameter F_DIV_WIDTH = 16; //分频计数器宽度
wire full_div_p; //上升沿计数满标志
wire half_div_p; //上升沿计数半满标志
wire full_div_n; //下降沿计数满标志
wire half_div_n; //下降沿计数半满标志
//判断计数标志位置位与否
assign full_div_p = (count_p < F_DIV - 1);
assign half_div_p = (count_p < (F_DIV>>1) - 1);
assign full_div_n = (count_n < F_DIV - 1);
assign half_div_n = (count_n < (F_DIV>>1) - 1);
//时钟输出
assign clk_out = (F_DIV == 1) ?
clock : (F_DIV[0] ? (clk_p_r & clk_n_r) : clk_p_r);
//上升沿脉冲计数
always @(posedge clock)
begin
if(full_div_p)
begin
count_p <= count_p + 1;
if(half_div_p)
clk_p_r <= 1'b0;
else
clk_p_r <= 1'b1;
end
else
begin
count_p <= 0;
clk_p_r <= 1'b0;
end
end
//下降沿脉冲计数
always @(negedge clock)
begin
if(full_div_n)
begin
count_n <= count_n + 1;
if(half_div_n)
clk_n_r <= 1'b0;
else
clk_n_r <= 1'b1;
end
else
begin
count_n <= 0;
clk_n_r <= 1'b0;
end
end
endmodule。