数字IC设计经典笔试题
2022全志数字IC笔试题目-图文
2022全志数字IC笔试题目-图文一（10分）：某,y,z位宽为8bit，c位宽为4bit，a=1’b1;b=8’h12;如果c=~a;某=b+{~a};y=b+~a;z=b+c;则某,y,z用2进制数表示分别是多少？二（10分）用基本门电路（与，或，非）画出2个bit的数据相加的加法器。
三（10分）请阐述下PVT三项因素对数字电路的影响四：（10分）下面一段组合逻辑，改错moduleelect(el,a,b,c,out);input[1:0]el;input[1:0]a,b,c;output[2: 0]out;reg[2:0]out;1：数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除2：如果DFF的Hold时间不满足，通常可以通过降低时钟运行速度来解决3：DFF的etup时间是根据DFF与DFF之间的时序路径分析出来的，把时钟变慢可以有效增加DFF的etup时间4：同步电路和异步电路区分的主要方式是看是否使用的同一个时钟5.异步reet信号因为和时钟是异步的，因此不需要加时序约束六（15分）现有如下电路，信号A，B，C都是1bit信号，假设一级门延时为0.5n，组合逻辑L1、L2的延时分别为5级门延时、7级门延时（注：不可拆分）；各DFF的延时，Setup和Hold时间都是相当于1级门延时；如果D和E等其他路径为非关键路径，请问：该电路最高速度为多少？如果该电路设计目标分别是200MHz，该如何修改电路？七：时序报告分析：原来拍的看不清类似于这种类型的题目：题目：（1）该分析路径的时钟约束为多少MHz？（2）该路径分析是否有violation存在？请给出结果和计算过程（3）改分析路径ignoff最快能运行Mhz，请给出计算过程这是原图：八（15分）假设某PLL输入时钟为24MHz，4bitfactorn，其输出公式为24某（n+1），PLL在开启及factor变化时会出现一段时间的失锁状态（输出不稳定），用verilog设计一个检测电路，产生PLL的锁定信号。
IC笔试题大全(部分含答案)
EE笔试/面试题目集合分类--IC设计基础1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点模拟电路1、基尔霍夫定理的内容是什么？（仕兰微电子）2、平板电容公式(C=εS/4πkd)。
（未知）3、最基本的如三极管曲线特性。
（未知）4、描述反馈电路的概念，列举他们的应用。
（仕兰微电子）5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反馈馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用）（未知）6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子）7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
（未知）8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
（凹凸）9、基本放大电路种类（电压放大器，电流放大器，互导放大器和互阻放大器），优缺点，特别是广泛采用差分结构的原因。
（未知）10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
（未知）11、画差放的两个输入管。
（凹凸）12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
（仕兰微电子）13、用运算放大器组成一个10倍的放大器。
数字IC找工作常考笔试题
数字IC找工作常考笔试题1、状态机要注意的是状态机采用的编码、组合逻辑与时序逻辑的编写规则；2、分频器偶数分频、奇数分频以及小数分频；3、时序分析会分析时序逻辑电路的时序，计算关健路径的slack，包括存在锁存器的情况下的时序分析，metastability、竞争冒险以及这些现象的解决方法；4、perl编程比如perl统计出一段字母中每个字母的重复次数；5、小题一般都是IC方面的基本常识，比如棍图，systemverilog的优点，ASIC与FPGA之间代码如何移植等等。
6、国民的面试题：给出一个配置信号C，范围是0~15。
同时给出一个待毛刺的信号A和时钟信号clk。
毛刺的定义是持续时间小于等于C拍。
要求是滤掉毛刺，设计一个系统，要求细化到能写verilog的程度，并说明优缺点。
比如C=3，即是滤掉持续时间小于等于3拍的突变信号7、同步电路和异步电路的区别是什么？（仕兰微电子）8、什么是同步逻辑和异步逻辑？（汉王笔试）9、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）10、setup time和hold time(1)什么是Setup和Holdup时间？（汉王笔试）(2)setup和holdup时间,区别.（南山之桥）(3)解释setup time和hold time的定义和在时钟信号延迟时的变化。
(4)解释setup和hold time violation，画图说明，并说明解决办法。
（威盛VIA2003.11.06上海笔试试题）(5)给了reg的setup,hold时间，求中间组合逻辑的delay范围。
（飞利浦－大唐笔试）(6)时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min。
组合逻辑电路最大延迟为T2max,最小为T2min。
问，触发器D2的建立时间T3和保持时间应满足什么条件。
（华为）(7)给出某个一般时序电路的图，有Tsetup,Tdelay,Tck->q,还有clock的delay,写出决定最大时钟的因素，同时给出表达式。
IC笔试题目word资料15页
IC笔试题目7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。
(未知)8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。
(凹凸)9、基本放大电路种类(电压放大器，电流放大器，互导放大器和互阻放大器)，优缺点，特别是广泛采用差分结构的原因。
(未知)10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。
(未知)11、画差放的两个输入管。
(凹凸)12、画出由运放构成加法、减法、微分、积分运算的电路原理图。
并画出一个晶体管级的运放电路。
(仕兰微电子)13、用运算放大器组成一个10倍的放大器。
(未知)14、给出一个简单电路，让你分析输出电压的特性(就是个积分电路)，并求输出端某点的rise/fall时间。
(Infineon笔试试题)15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤波器。
当RC T时，给出输入电压波形图，绘制两种电路的输出波形图。
(未知)16、有源滤波器和无源滤波器的原理及区别?(新太硬件)17、有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+2sin(2pif3t+90),当其通过低通、带通、高通滤波器后的信号表示方式。
(未知)18、选择电阻时要考虑什么?(东信笔试题)19、在CMOS电路中，要有一个单管作为开关管精确传递模拟低电平，这个单管你会用P管还是N管，为什么?(仕兰微电子)20、给出多个mos管组成的电路求5个点的电压。
(Infineon笔试试题)21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述其优缺点。
(仕兰微电子)22、画电流偏置的产生电路，并解释。
(凹凸)23、史密斯特电路,求回差电压。
(华为面试题)24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期.)(华为面试题)25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。
ic笔试题目汇总
数字IC设计工程师笔试面试经典100题1：什么就是同步逻辑与异步逻辑？同步逻辑就是时钟之间有固定得因果关系。
异步逻辑就是各时钟之间没有固定得因果关系。
同步时序逻辑电路得特点：各触发器得时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路得状态才能改变。
改变后得状态将一直保持到下一个时钟脉冲得到来，此时无论外部输入 x 有无变化，状态表中得每个状态都就是稳定得。
异步时序逻辑电路得特点：电路中除可以使用带时钟得触发器外，还可以使用不带时钟得触发器与延迟元件作为存储元件，电路中没有统一得时钟，电路状态得改变由外部输入得变化直接引起。
2：同步电路与异步电路得区别：同步电路：存储电路中所有触发器得时钟输入端都接同一个时钟脉冲源，因而所有触发器得状态得变化都与所加得时钟脉冲信号同步。
异步电路：电路没有统一得时钟，有些触发器得时钟输入端与时钟脉冲源相连，只有这些触发器得状态变化与时钟脉冲同步，而其她得触发器得状态变化不与时钟脉冲同步。
3：时序设计得实质：时序设计得实质就就是满足每一个触发器得建立/保持时间得要求。
4：建立时间与保持时间得概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端得数据必须保持不变得最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端得数据必须保持不变得最小时间。
5：为什么触发器要满足建立时间与保持时间？因为触发器内部数据得形成就是需要一定得时间得，如果不满足建立与保持时间，触发器将进入亚稳态，进入亚稳态后触发器得输出将不稳定，在0与1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后得值并不一定就是您得输入值。
这就就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生得亚稳态传播到后面逻辑中，导致亚稳态得传播。
（比较容易理解得方式）换个方式理解：需要建立时间就是因为触发器得D端像一个锁存器在接受数据，为了稳定得设置前级门得状态需要一段稳定时间；需要保持时间就是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
ic笔试常见试题
1.setup和holdup时间区别.Answer:建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间2.多时域设计中,如何处理信号跨时域Answer: 情况比较多，如果简单回答的话就是：跨时域的信号要经过同步器同步，防止亚稳态传播。
例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。
这个同步器就是两级d触发器，其时钟为时钟域2的时钟。
这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。
这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。
所以通常只同步很少位数的信号。
比如控制信号，或地址。
当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。
如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
tch与register的区别,为什么现在多用register.行为级描述中latch如何产生的区别不多说。
为什么避免使用latch，因为设计中用latch会使设计后期的静态时序分析变的困难（必须用的地方当然另当别论）。
行为级描述中latch产生的原因：多由于构造组合逻辑电路时，使用if或case语句，没有把所有的条件给足，导致没有提到的条件，其输出未知。
或者是每个条件分支中，没有给出所有输出的值，这就会产生latch。
所以构造组合逻辑电路时，其always语句中的敏感信号必须包括所有的输入端，每个条件分支必须把所有的输出端的值都给出来。
4.BLOCKING NONBLOCKING 赋值的区别Answer: 这个问题可参考的资料很多，讲的都很透彻，可以找一下。
数字IC后端笔试面试题库(附知识星球活动)
1. 简述数字IC设计流程2. 阐述下数字后端如何选择工艺节点（process node），如何选择metal stack(比如是选用1P7M还是1P8M)?3. 如何做好floorplan?大概阐述下做floorplan的步骤？如何qualify floorplan?4. 当design中memory特别多，多到已经无法全部摆放在boundary的周围，请问是否可以把memory摆放在core区域，为什么？这样做的利弊分别是什么？5. 如何规划powerplan?衡量powerplan好坏的指标有哪些？6. 影响标准单元延迟的因素有哪些？net delay是否可以为负值？为什么？如果可以为负值，请解释原因。
7. 请阐述placement这个步骤的作用，干什么的？placement这步包含哪些子步骤？8. 在placement阶段，针对时钟clock和reset等信号，是否需要额外特殊处理？为什么？9. placement后，如果发现timing violation比较大，应该如何debug？应该从哪些方面着手分析？10. placement阶段优化timing的方法，策略有哪些？11. 如何qualify一个placement结果？12. placement阶段是否需要设置clock uncertainty?如果需要，应该设多少值？13. 何为congestion？如果design中有比较严重的congestion，应该如何处理？14. 阐述下时钟树综合（clock tree synthesis）的作用？为何要做时钟树综合？15. 时钟树上clock inverter或者buffer的类型应该如何确定？是否可以用clock buffer来长tree？16. 要想让工具长好某段tree，应该告诉工具哪些要素？如何qualify一段clock tree?17. Clock tree latency 和clock skew哪个更重要？18. Clock tree太长有何坏处？clock skew较大有何利弊？19. cts之后clock skew是有哪些部分组成？cto后的clock skew值和cts 后的clock skew值有何不一样？20. 对于一个时钟结构比较复杂的设计，给你一个placement的constraint，你能否编写出时钟树约束文件（并非是指定clock inverter类型，max transition值等）？详述下你是如何分析设计的时钟结构的？21. cts后如何分析时钟树是否合理？22. 给定一个timing report，要求判断这条path是setup还是hold的timing report? 要求判断当前的report是什么阶段的report?分析该条path 是否有异常（比如某个delay值比较大等等）？23. 阐述下clock inter-balance是干什么用的？分析其存在的合理性。
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）
面试笔试题目IC设计基础（流程、工艺、版图、器件）（小编整理）第一篇：面试笔试题目 IC设计基础(流程、工艺、版图、器件) IC设计基础（流程、工艺、版图、器件）1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。
（仕兰微面试题目）2、FPGA和ASIC的概念，他们的区别。
（未知）答案：FPGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTP片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FPGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（未知）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。
（威盛VIA 2003.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: composer(cadence);viewlogic(viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOPSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOPSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
数字ic设计笔试题
数字ic设计笔试题
数字IC设计是集成电路设计的一个重要领域，涉及到数字电路的设计、验证和实现。
数字IC设计笔试题通常涉及到数字电路的基本原理、逻辑设计、Verilog/VHDL编程、时序分析等方面的知识。
下面我将从这些方面为你回答数字IC设计笔试题。
1. 数字电路的基本原理，数字IC设计的基础是数字电路的基本原理，包括布尔代数、逻辑门、触发器、计数器等。
笔试题可能涉及到这些基本原理的应用和分析，例如逻辑门的组合与时序电路设计、计数器的设计和应用等。
2. 逻辑设计，逻辑设计是数字IC设计的核心内容，包括组合逻辑和时序逻辑设计。
笔试题可能涉及到逻辑方程式的化简、逻辑门的选择和优化、多路选择器和编码器的设计等。
3. Verilog/VHDL编程，Verilog和VHDL是数字IC设计中常用的硬件描述语言，用于描述数字电路的行为和结构。
笔试题可能涉及到Verilog/VHDL的语法、模块化设计、状态机的描述等。
4. 时序分析，时序分析是数字IC设计中重要的一环，用于分
析电路的时序性能和稳定性。
笔试题可能涉及到时钟周期的估算、时序违规的分析和修复、时序约束的设置等。
5. 验证和实现，数字IC设计的验证和实现是设计流程中的关键环节，包括仿真验证、综合和布局布线。
笔试题可能涉及到仿真测试用例的编写、综合优化和布局布线的原理等。
综上所述，数字IC设计笔试题涉及到的内容非常广泛，需要考生具备扎实的数字电路基础知识、Verilog/VHDL编程能力和时序分析能力。
希望以上回答能够帮助你更全面地了解数字IC设计笔试题的内容。
数字IC类笔试面试题
威盛logic design engineer考题1。
一个二路选择器,构成一个4路选择器,满足真值表要求、2。
已知A,B,C三个信号的波形,构造一个逻辑结构,使得从AB可以得到C,并且说明如何避免毛刺3。
一段英文对信号波形的描述,理解后画出波形,并采用verilog实现。
4。
169.6875转化成2进制和16进制5。
阐述中断的概念,有多少种中断,为什么要有中断,举例6。
这道比较搞,iq题,5名车手开5种颜色的车跑出了5个耗油量(milespergallon),然后就说什么颜色的车比什么车手的耗油量多什么的,判断人,车,好油量的排序ft致死,看了一堆FSM和数字电路没啥用,结果基本的冬冬把自己搞死了。
不过mixedsignal里的数字部分到是很全的考察了数字的冬冬(转)几道威盛电子的FPGA工程师试题7、解释setup和hold time violation,画图说明,并说明解决办法.17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决定最大时钟的因素,同时给出表达式.18、说说静态、动态时序模拟的优缺点.19、一个四级的Mux,其中第二级信号为关键信号如何改善timing22、卡诺图写出逻辑表达使.23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和28Please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input h as faster response for output rising edge.(less delaytime).30、画出CMOS的图,画出tow-to-one mux gate.45、用逻辑们画出D触发器46、画出DFF的结构图,用verilog实现之.68、一个状态机的题目用verilog实现73、画出可以检测10010串的状态图,并verilog实现之.80、Please draw schematic of a common SRAM cell with 6transistors,point outwhich nodes can store data and which node is word line control? (威盛笔试circuit design)(转)VIA数字IC笔试试题1。
数字IC笔试题
1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。
v异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。
（线或则是下拉电阻）3、什么是Setup 和Holdup时间,setup和holdup时间区别.Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T 就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
各大公司IC设计笔试试题
各大公司IC设计笔试试题1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路相关的内容（如讲清楚模拟、数字、双极型、CMOS、MCU、RISC、CISC、DSp、ASIC、FpGA等的概念）。
（仕兰微面试题目）2、FpGA和ASIC的概念，他们的区别。
（）答案：FpGA是可编程ASIC。
ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。
根据一个用户的特定要求，能以低研制本钱，短、交货周期供货的全定制，半定制集成电路。
与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造本钱低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点3、什么叫做OTp片、掩膜片，两者的区别何在？（仕兰微面试题目）4、你知道的.集成电路设计的表达方式有哪几种？（仕兰微面试题目）5、描述你对集成电路设计流程的认识。
（仕兰微面试题目）6、简述FpGA等可编程逻辑器件设计流程。
（仕兰微面试题目）7、IC设计前端到后端的流程和eda工具。
（）8、从RTL synthesis到tape out之间的设计flow,并列出其中各步使用的tool.（）9、Asic的design flow。
（威盛VIA xx.11.06 上海笔试试题）10、写出asic前期设计的流程和相应的工具。
（威盛）11、集成电路前段设计流程，写出相关的工具。
（扬智电子笔试）先介绍下IC开发流程：1.）代码输入（design input)用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码语言输入工具：SUMMIT VISUALHDLMENTOR RENIOR图形输入: poser(cadence);viewlogic (viewdraw)2.）电路仿真（circuit simulation)将vhd代码进行先前逻辑仿真，验证功能描述是否正确数字电路仿真工具：Verolog： CADENCE Verolig-XLSYNOpSYS VCSMENTOR Modle-simVHDL : CADENCE NC-vhdlSYNOpSYS VSSMENTOR Modle-sim模拟电路仿真工具：***ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）逻辑综合（synthesis tools)逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。
数字IC设计经典笔试题
数字IC设计经典笔试题张戎王舵蒋鹏程王福生袁波摘要本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、V erilogHDL编程和IC设计基础知识。
AbstractThis article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.关键词FPGA VerilogHDL IC设计引言近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。
为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。
IC设计基础1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
eetopcn数字IC设计工程师笔试面试经典100题大部分有答案word精品文档21页
1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
数字IC笔试题
1、什么是同步逻辑和异步逻辑,同步电路和异步电路的区别是什么？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
电路设计可分类为同步电路和异步电路设计。
同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。
由于异步电路具有下列优点--无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性--因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。
v异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。
同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。
这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。
2、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上，要用oc门来实现（漏极或者集电极开路），由于不用oc门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。
（线或则是下拉电阻）3、什么是Setup 和Holdup时间,setup和holdup时间区别.Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。
建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。
输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T 就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。
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数字IC设计经典笔试题张戎王舵蒋鹏程王福生袁波摘要本文搜集了近年来数字IC设计公司的经典笔试题目，内容涵盖FPGA、V erilogHDL编程和IC设计基础知识。
AbstractThis article includes some classical tests which have been introduced into interview by companies in digital IC designing in recent years. These tests are varied from FPGA，verlog HDL to base knowledge in IC designing.关键词FPGA VerilogHDL IC设计引言近年来，国内的IC设计公司逐渐增多，IC公司对人才的要求也不断提高，不仅反映在对相关项目经验的要求，更体现在专业笔试题目难度的增加和广度的延伸。
为参加数字IC 设计公司的笔试做准备，我们需要提前熟悉那些在笔试中出现的经典题目。
IC设计基础1：什么是同步逻辑和异步逻辑？同步逻辑是时钟之间有固定的因果关系。
异步逻辑是各时钟之间没有固定的因果关系。
同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。
改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。
异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。
2：同步电路和异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。
异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，只有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。
3：时序设计的实质：时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。
保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。
5：为什么触发器要满足建立时间和保持时间？因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。
这就是为什么要用两级触发器来同步异步输入信号。
这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。
（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。
6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？这也是一个异步电路同步化的问题。
亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。
使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。
两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。
同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。
更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。
最保险的脉冲宽度是两倍同步时钟周期。
所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。
7：对于多位的异步信号如何进行同步？对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构,根据应用的不同而不同；3：异步FIFO。
（最常用的缓存单元是DPRAM）8：锁存器（latch）和触发器（flip-flop）区别？电平敏感的存储器件称为锁存器。
可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。
有交叉耦合的门构成的双稳态的存储原件称为触发器。
分为上升沿触发和下降沿触发。
可以认为是两个不同电平敏感的锁存器串连而成。
前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。
9：什么是时钟抖动？时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。
它是一个平均值为0的平均变量。
10：寄生效应在IC设计中怎样加以克服和利用（这是我的理解，原题好像是说，IC设计过程中将寄生效应的怎样反馈影响设计师的设计方案）？所谓寄生效应就是那些溜进你的PCB并在电路中大施破坏、令人头痛、原因不明的小故障。
它们就是渗入高速电路中隐藏的寄生电容和寄生电感。
其中包括由封装引脚和印制线过长形成的寄生电感；焊盘到地、焊盘到电源平面和焊盘到印制线之间形成的寄生电容；通孔之间的相互影响，以及许多其它可能的寄生效应。
理想状态下，导线是没有电阻，电容和电感的。
而在实际中，导线用到了金属铜，它有一定的电阻率，如果导线足够长，积累的电阻也相当可观。
两条平行的导线，如果互相之间有电压差异，就相当于形成了一个平行板电容器（你想象一下）。
通电的导线周围会形成磁场（特别是电流变化时），磁场会产生感生电场，会对电子的移动产生影响，可以说每条实际的导线包括元器件的管脚都会产生感生电动势，这也就是寄生电感。
在直流或者低频情况下，这种寄生效应看不太出来。
而在交流特别是高频交流条件下，影响就非常巨大了。
根据复阻抗公式，电容、电感会在交流情况下会对电流的移动产生巨大阻碍，也就可以折算成阻抗。
这种寄生效应很难克服，也难摸到。
只能通过优化线路，尽量使用管脚短的SMT元器件来减少其影响，要完全消除是不可能的。
11：什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?线与逻辑是两个输出信号相连可以实现与的功能。
在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻。
oc门就是集电极开路门。
od门是漏极开路门。
12：什么是竞争与冒险现象?怎样判断?如何消除?在组合电路中，某一输入变量经过不同途径传输后，到达电路中某一汇合点的时间有先有后，这种现象称竞争；由于竞争而使电路输出发生瞬时错误的现象叫做冒险。
（也就是由于竞争产生的毛刺叫做冒险）。
判断方法：代数法（如果布尔式中有相反的信号则可能产生竞争和冒险现象）；卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；实验法：示波器观测；解决方法：1：加滤波电容，消除毛刺的影响；2：加选通信号，避开毛刺；3：增加冗余项消除逻辑冒险。
门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；由于竞争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。
如果逻辑函数在一定条件下可以化简成Y=A+A’或Y=AA’则可以判断存在竞争冒险现象（只是一个变量变化的情况）。
消除方法，接入滤波电容，引入选通脉冲，增加冗余逻辑13：你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗？常用逻辑电平：TTL、CMOS、LVTTL、LVCMOS、ECL（Emitter Coupled Logic）、PECL （Pseudo/Positive Emitter Coupled Logic）、LVDS（Low Voltage Differential Signaling）、GTL（Gunning Transceiver Logic）、BTL（Backplane Transceiver Logic）、ETL（enhanced transceiver logic）、GTLP（Gunning Transceiver Logic Plus）；RS232、RS422、RS485（12V，5V，3.3V）；也有一种答案是：常用逻辑电平：12V，5V，3.3V。
TTL和CMOS 不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。
CMOS输出接到TTL是可以直接互连。
TTL接到 CMOS需要在输出端口加一上拉电阻接到5V或者12V。
用CMOS可直接驱动TTL;加上拉电阻后,TTL可驱动CMOS.上拉电阻用途：a、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
b、OC门电路必须加上拉电阻，以提高输出的高电平值。
c、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
d、在COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
e、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。
f、提高总线的抗电磁干扰能力。
管脚悬空就比较容易接受外界的电磁干扰。
g、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
上拉电阻阻值的选择原则包括:a、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
b、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
c、对于高速电路，过大的上拉电阻可能边沿变平缓。
综合考虑以上三点,通常在1k到10k 之间选取。
对下拉电阻也有类似道理。
OC门电路必须加上拉电阻，以提高输出的高电平值。
OC门电路要输出“1”时才需要加上拉电阻不加根本就没有高电平在有时我们用OC门作驱动（例如控制一个 LED）灌电流工作时就可以不加上拉电阻总之加上拉电阻能够提高驱动能力。
14：IC设计中同步复位与异步复位的区别？同步复位在时钟沿变化时，完成复位动作。
异步复位不管时钟，只要复位信号满足条件，就完成复位动作。
异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。