EDA软件MUX+PLUS2的使用
Max+Plus II 使用说明 (一)
Max+Plus II 使用说明 (一)Max+Plus II 是一款基于计算机辅助设计 (CAD) 技术的数字逻辑电路仿真软件。
这款软件由美国英特尔公司 (Intel) 开发,可用于设计和验证数字逻辑电路,包括组合逻辑电路和时序逻辑电路。
本文将详细介绍 Max+Plus II 的使用说明,帮助用户更好地了解和应用该软件。
一、软件下载与安装Max+Plus II 可以从英特尔公司的官方网站上下载,安装过程简单,用户只需要按照安装向导逐步完成即可。
注意,该软件只能在 32 位版本的 Windows 操作系统上运行,所以用户需要确保自己的电脑系统符合要求。
二、主要功能介绍1. 逻辑设计:Max+Plus II 提供了完整的数字逻辑设计工具箱,包括位宽选择、时钟控制、计数器设计等工具,支持标准硬件描述语言VHDL 和 Verilog。
2. 仿真调试:Max+Plus II 可以进行逻辑仿真和时序仿真,模拟电路的输入输出信号,检查电路设计的正确性和可行性。
3. 器件库管理:Max+Plus II 内置了丰富的器件库,用户可以根据需要选择和添加器件,支持包括 FPGA、CPLD、RAM、ROM 等在内的多种器件类型。
4. 项目管理:Max+Plus II 支持多个项目的并行管理,用户可以轻松创建、打开、保存和关闭项目,以及在不同的项目之间进行切换操作。
三、使用步骤1. 创建项目:用户需要先创建一个新项目,然后选择适当的器件和设计语言,制定设计规范和参数,创建设计文件,并建立测试目标。
2. 设计与仿真:用户可以使用逻辑设计工具箱,将逻辑元件(例如逻辑门、寄存器、计数器等)组合起来构建数字逻辑电路,并在仿真界面中进行测试和验证。
3. 下载与调试:用户完成设计和仿真之后,可以将设计文件下载到目标设备中,然后进行实际调试和测试,以验证电路的正确性和可行性。
四、注意事项1. 在使用 Max+Plus II 进行数字逻辑电路设计时,需要遵循设计规范和标准,保证设计的正确性和可靠性。
maxplus2简明教程一
maxplus2简明教程一第一章MAX+plus II开发软件A1tera公司的MAX十plus II开发系统是一个完全集成化、易学易用的可编程逻辑设计环境,它可以在多种平台上运行。
MAX十plus是Multiple array matrix and programmable logic user system的缩写,目前已发行到了第10.1版本。
它所提供的灵活性和高效性是无可比拟的,其丰富的图形界面,辅之以完整的、可即时访问的在线文档,使设计人员能够轻松、愉快地掌握和使用Max十plus II软件。
1.1MAX+plus II功能特点1、开放的界面Altera的工作与EDA厂家紧密结合,使MAX+plus II软件可与其它工业标准的设计输入、综合与校验工具相连接。
设计人员可以使用A1tera或标准EDA设计输入工具来建立逻辑设计,使用MAX十plus II编译器(Compiler)对A1tera器件设计进行编译,并使用A1tera 或其它EDA校验工具进行器件或板级仿真。
目前,Max十plus II支持与Cadence、Exemplarlogic、MentorGraphics、Synopsys、Synplicity、Viewlogic和其它公司所提供的EDA 工具的接口。
2、与结构无关MAX十plus II系统的核心Compiler支持Altera公司的ACEX1K、FLEXl0K、FLEX 8000、FLEX 6000、Max 9000、Max 7000、Max 5000和C1assic可编程逻辑器件系列,提供了业界唯一真正与结构无关的可编程逻辑设计环境。
MAX十plus II的编译器还提供了强大的逻辑综合与优化功能,使用户比较容易地将其设计集成到器件中。
3、多平台Max十plus II软件可在基于486、奔腾PC机的Windows NT 3.51或4.0、Windows 95、Windows 98、Windows2000下运行,也可在Sun SPAC Stations,HP 9000Series 700/800和IBM RISC System/6000工作站上运行。
MAXPLUSⅡ的使用
2.输入设计项目和存盘 输入设计项目和存盘
点击
点击
2.输入设计项目和存盘 输入设计项目和存盘
任一位置双击或 右键单击
2.输入设计项目和存盘 输入设计项目和存盘
可输入所需元件名 如:input,and2, , , Vcc,gnd ,
元件库中的元件
点击
Prim库:基本逻辑元 库 件库, 与门, 件库,如:与门,非门 Mf库:宏功能元件库, 库 宏功能元件库, 如:74161,74138 , Mega_lpm库:可调参 库 可调参 数库,如可调模值的计 数库, 数器, 数器,RAM Edif库:和Mf库类似。 库类似。 库 库类似
6.1 建立波形文件
单击 单击
6.2 输入信号节点
6.2 输入信号节点
单击
单击
单击
6.3 设置波形参量
消去该项以 便能任意设 置输入电平 位置
6.3 设置波形参量
可选10µs以 以 可选 便观察
6.4 为输入信号加上激励
选择某个对象来移动, 复制,剪切等操作 对其赋值
输入或编辑文字
选中某段波形,并直接
6.5 保存仿真波形
单击
6.6 波形仿真
单击
6.7 仿真后的波形
7.包装元件入库 包装元件入库
7.包装元件入库 包装元件入库
单击
8.顶层原理图文件调用底层元件
用户库单击
设定后可看到工程路 径指向
3.将当前设计设为工程 将当前设计设为工程
如果需要设定为工程的文件没有打开: 如果需要设定为工程的文件没有打开:
点击
4. 选定目标器件
单击
该项不要选中
5. 文本编译和排错
5. 文本编译和排错
MAX_PLUS2使用
2、选择gdf后缀
湖北众友科技EDA工作室
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步骤3:将设计项目设置成工程文件 为了使MAX+ plusII能对输入的设计项目按设计者的要求进 行各项处理,必须将设计文件设置成当前Project。
末设置时
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步骤3:将设计项目设置成工程文件 如果设计项目由多个设计文件组成,则应该将它们的主文件, 即顶层文件设置成Project。
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步骤2:输入设计项目和存盘
(2)在弹出的“New”对话框中选择“File Type”中为原理 图编辑输入项“Graphic Editor file”,按“OK”后将打 开原理图编辑窗。
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步骤2:输入设计项目和存盘
“New”对话框说明
选择该项可建立一个图形输入文 件文件格式使用默认格式:gdf
可编辑用户生成的符号文件
建立文本输入文件,如 VHDL,Verilog HDL,mif文件
可建立波形文件
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步骤2:输入设计项目和存盘 (3)在原理图编辑窗中的任何一个位置上双击鼠标,将弹出输 入元件项“Enter Symbol”的对话框。
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步骤9:设计顶层文件 (1)依照前面的步骤2,新建f_adder.gdf文件,调入半加器。
步骤9:设计顶层文件 (2)可以将前面的步骤看成是完成了一个底层元件的设计,并 被包装入库。现在利用已设计好的半加器,完成顶层项目全 加器的设计,详细步骤可参考前面的设计流程。这里不再详 述。
补充说明:多层设计流程与单一层次设计完全一样,此时低层次的 设计项目只是高层次项目(顶层设计)中的某个或某些元件,而当 前的顶层设计项目也可成为更高层设计中的一个元件。
maxplusii使用说明
工程设计的构成 顶层设计
编译器可以直接读取某些顶层设计 EDIF网表文件 VHDL网表文件 Xilinx网表文件
使用图形编辑器将OrCAD编辑的原理图保存为.gdf文件 子设计 (下层模块)
EDIF格式、 VHDL文件、 OrCAD原理图和Xilinx文件 创建符号或者嵌入文件 在图形编辑器里嵌入符号或者在文本编辑器里嵌入文件
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将当前设计文件设定为工程文件
注意,此路径的指示文件 始终指向当前的工程文件!
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开始编译/综合工程文件---半加器
消掉此设置
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为顶层设计文件--全加器的设计 另建一原理图编辑窗
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设计全加器原理图
存盘!
双击此元件
打开原理 图编辑窗
将当前文件设置
成工程文件!
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编译/综合前选定适配元件
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什么是MAX+PLUS II?
一个全面集成的 CPLD 开发系统 提供与器件结构无关的开发环境 支持 所有的 Altera产品(所有器件使用一个库) 广泛满足设计需求 设计输入 综合 布局和布线 (装入) 仿真 定时分析 器件编程 提供广泛的联机帮助 支持多种平台 ( PC机和工作站 ) 支持多种 EDA软件和标准
第三方 EDA 工具 EDIF文件 利用开发工具FPGA-Express,或SYNPLIFY等生 成 OrCAD编辑的原理图,Xilinx公司XNF格式的文件
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建立一个新工程 每个设计都都是一个工程,都必须有一个工程名 工程名必须与设计文件名一致(相符)
工程名
工程路径7Fra bibliotek89
首先建立新目录!
为设计工程建立一个新的 目录--- WORK 库
MAX PLUS II 入门指南
MAX PLUS II 入门指南一、安装1、2、按步骤安装即可3、注册:开始——所有程序——MAX PLUS II BASELINE——OPTIONS——LICENSE SETUP 找到注册文件所在路径OK即可,如:二、文本输入法1、建立设计文件夹,先硬盘D或你想要放的硬盘,D:\MUX21 (不能中文);2、启动MAX PLUS II3、录入设计文件,选择MAX PLUS II——TEXT EDITOR 然后输入VHDL程序即可;或FILE——NEW ——选择TEXT EDITOR FILE,然后输入,输入完后,FILE——SA VE AS保存在自己建立的文件夹里如MUX21,注意:文本存盘的文件名与实体名一样,后缀选择.vhd4、将当前的设计设定为工程即:FILE\PROJECT\SET PROJECT TO CURRENT FILE5、选择目标芯片(实验室需要):点击Assign\Device菜单选择芯片(FLEX10K10系列的EPF10K10LP84-4芯片该芯片是实验室设备所提供的,如自己做仿真可随便选或自动选)6、启动MAX+plus II \ Compiler菜单,或点击主菜单下的快捷键,打开编译窗口。
按Start开始编译,这是正常情况,如果提示出错,按其提示位置检查语法错误! 修改保存,再编译直至通过!三、仿真1、加访真激励信号波形(1)启动选择MAX PLUS II——W A VEFROM EDITOR,出现:(2)鼠标右键盘点击空白处,出现选择:ENTER NODES FROM SNF 进入如下画面,点击LIST——以及=》——OK(3)设定仿真终了时间为1us:FILE——END TIME(4)左方快捷键从上往下:箭头键:鼠标指向用;A键:输入文字;总线赋值键:给总线赋值;依次下来是:放大、缩小、仿真全时区显示、置0、置1、置X、置Z、取反、时钟脉冲赋值、周期信号赋值(又叫类似时钟信号赋值、总线顺序赋值)组群总线赋值、FSM状态机赋值置注意:画波时,如果在OPTIONS菜单中消去网格对齐项SNAP TO GEID前的勾,则可以在任意位置设置所需要的电平值。
maxplus2软件的运用步骤
图形的层次化设计和BUS利用层次化设计数字系统设计通常采纳自顶向下与自底向上相结合的方式,在MAX+PLUSII中,可利用层次化设计方式来实现数字系统的设计。
一样是先组建底层设计,然后设计顶层。
下面设计能给出时、分和秒的时钟。
第一成立一个新的图形设计文件“”,对其编译、仿真以保证正确。
注意连线命名。
完成设计后执行File→Create Default Symbol生成“counter60”即编译成用户库中的一个元件。
然后成立顶层设计文件“”BUS利用BUS泛指多个信号线的组合,能够减轻设计中重复连线,清楚易读。
语言描述输入法ALTERA开发环境利用入门ALTERA公司的MAX+plusII是其中较常被利用的EDA开发环境,它操作方便、功能壮大,提供了原理图输入和VHDL语言输入功能,在环境中能够完成编译、查错、设计驱动信号、逻辑功能模拟、时序功能模拟、对FPGA/CPLD芯片编程等功能。
MAX+plusII支持以下FPGA/CPLD器件的编程:FPGA器件包括ACEX1K系列、FLEX系列;CPLD器件MAX系列。
下面以VHDL语言输入设计为例,一步一步描述在MAX+plusII开发环境中如何完成EDA的设计流程。
原理图输入方式只是在新建设计文件类型上与VHDL语言不同,其他大体一样。
1.成立工作文件目录。
咱们将一个设计称为一个项目,在硬盘上成立一个工作文件目录,目录名应命名为英文名。
以后与该项目有关的所有设计文件都保留在此目录下。
MAX+plusII软件安装好后,会在硬盘上生成一个MAX2WORK目录,咱们在MAX2WORK之下成立一个工作文件目录,命名为“EX”,本例中所有文件都存在此目录下。
1.新建设计文件。
启动MAX+plusII开发环境,选择菜单[File]下的[New]功能,显现对话框,要求确认“新建”何种类型的文件,有四种类型文件可选择,因为咱们新建VHDL文本,因此选择第三个“Text Editor file”。
MAXplusⅡ操作指南
Altera MAX+plusⅡ操作指南Alter公司的MAX+plusⅡ是一个高度集成化的可编程逻辑器件开发系统,能够开发Alter公司的MAX系列和FLEX系列的可编程器件。
该系统的要紧特点如下:①支持多种设计输入方式。
如:原理图、VHDL语言、AHDL语言、波形图等。
同时还支持主流的第三方EDA 工具,如:Synopsys、Cadence、ViewLogic、Synplicity、Mentor和Model Technology等等。
②提供完善的功能仿真,同时还提供精准的时刻仿真。
③该系统把设计输入、功能仿真、时刻仿真、设计编译和器件编程集成于统一的开发环境下,从而更方便、更快捷。
④MAX+plusⅡ开发系统还具有编译快捷,设计实现优化的功能。
4.1.1 MAX+plusⅡ的安装1)安装MAX+的软硬件要求MAX+PLUSII PC版能够在以下几种操作系统下运行:Windows NT Windows 98/Windows 2000/Windows XP。
表中列出了用于不同器件所需的有效内存。
表MAX+PLUSII系统所需的存储器2)安装MAX+ PC版下面介绍MAX+PLUSII PC版在Windows 98操作系统下的安装进程。
假设在其他操作系统下安装,可参照此方式操作。
(1)将MAX+安装光盘放入光驱,安装窗口将自动显现图所示的界面。
图 MAX+PLUSII 安装界面你能够选择MAX+PLUSII 安装类型如下:Custom、BASELINE、Programmer Only和ACCESS Key Guidelines。
开始安装之前,你还能够阅读Help文件、Read Me文件、License Agreement文件和ACCESS Key Guidelines。
单击任一安装选项,即开始安装。
安装进程中依照屏幕上的提示进行操作。
(2)安装好后,双击MAX+plusII图标或在“开始”菜单内选择MAX+plusII项,开始运行MAX+plusII。
MaxPlusII
详细信息可参考Altera的 VHDL手册;
图2
4. 5. 6.
图1
运行仿真
1. 2. 3. 点击主菜单 Max+PlusII->simulator 在simulator对话框如图选项; 点击Start,运行仿真;
选择数据类型
1. 2. 在波形窗口,双击波形名; 在Enter Group窗口选二进制、十进制、 八进制、十六进制。
使信号在一段时间为一个数
Max+PlusⅡ
Max+PlusⅡ
1. 2. 3. 4. 5. 6. ALTER--美国的EDA公司; Max+PlusII 功能:HDL编辑、编译、仿真、综合; 支持 VHDL87 和VHDL93,适用ALTER的中小规模可编程器件; 支持Edif、Vhdl、 Verilog输入。 使用方便,不支持系统级描述及仿真; 详细信息可参考Altera的VHDL手册;
vhd1 .vhd
3.中可编辑VHDL文本;
保存文件,点击FILE->Saver ;
修改文件
1. 点击FILE-Open; 2. 在Open对话框的Show in File List框中选第3项,并 下拉文件类型至*vhd; 3. 在File框选中vhdl文件 4. 文件打开后,在编辑器按需 修改文件,保存文件;
Vhdl程序的仿真1
1. 2. 3. 4. 点击主菜单 Max+PlusII>Wave form Editor 确定信号持续时间, 点击FILE->End Time; 在End Time窗口,如图:输 入要求的时间,如10us,ok;
MAX+plusIIEDA教程中波形仿真
3 波形仿真此过程主要是用软件来仿真你的设计,看看结果是否符合你的设计要求编译好以后,打开波形编辑器,MAX+PLUSII->Waveform Editor载入端口,Node->Enter Nodes from SNF将弹出下面窗口,你按下面步骤操作:点List,将出现端口列表,你默认是选择全部,你也可以通过左键和Ctrl组合来选择你想要的信号。
点=>将你的信号加入SNF文件中点OK为了方便观察,我们把信号展开如果需要再次合并可以按住SHIFT键,用鼠标左键选上要合并的信号,再点右键->Enter Group下面我们将对信号进行赋值,首先选中一个要赋值的信号区间,如SW3的10us到20us范围,按住鼠标左键,在SW3的10us到20us的范围只能够那拉出一个黑色区域,松开鼠标左键,再点左边工具栏上的“1”,使这个时间段,SW3就被赋值为高电平,如下图:(注意时间不要选择太小,比如就选10ns,这样结果可能不对,因为电路的延迟可能就达到10ns)你将其他信号按你希望的加上激励在上面过程中,你可能要遇到下面设置:Snap to Grid:鼠标按网格选取,用鼠标左键可以决定是否选取Show Grid:显示网格Gride Size:设置网格大小(这个非常有用,在你一些设计中经常要改变网格大小,便于你选择)End Time:设置仿真结束时间(这个在设计中也经常用到,否则默认的仿真时间只有1us)下面是加激励后的波形(end time =200us,gride size=10us)点FILE->PROJECT->save&simulate这时会弹出保存窗口,我们保存为majority_voter.scf点OK,将会防真,如果正确会弹出窗口(图)点确认,再点open SCF,将出现防真后的波形波形图显示的逻辑功能和设计目的完全一样,下面我们将把程序在线下载到芯片EPM7128SLC84-15中。
maxplus2操作指南
第4章 常用EDA工具软件操作指南
图4.14 保存ORM2.VHD
第4章 常用EDA工具软件操作指南
文件存盘后,为了能在图形编辑器中调用ORM2,需要为 ORM2创建一个元件图形符号。选择菜单“File”→“Create
Default Symbol”,MAX+plus II出现如图4.15所示的对话框,询
第4章 常用EDA工具软件操作指南
图4.15 询问当前工程的设置
第4章 常用EDA工具软件操作指南
图4.16 元件符号创建成功
第4章 常用EDA工具软件操作指南 【例4.2.2】 半加器的VHDL源程序H_ADDER.VHD。
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PROT(A,B:IN STD_LOGIC;
所对应的元件符号(元件名与对应的VHDL文件名是一样的)。
用鼠标选择其中一个元件,再选“OK”,此元件即进入原理图 编辑器。然后重复此过程,将一个ORM2、两个H_ADDER元 件调入原理图编辑器。用鼠标按在元件上拖动,即可移动元件。 如图4.17所示,排好它们的位置。
第4章 常用EDA工具软件操作指南
(1) 选择“Install”按钮,安装程序将检查系统。
第4章 常用EDA工具软件操作指南
(2) 设置安装目录,在上面的文本框中输入MAX+plus II系 统所在目录名,在下面的框中输入工作目录名。安装程序将
2.MUX_PLUS II软件使用(原理图输入法)
指定具体的设计文件名
显示当前文件类型的缺省 (Default)扩展名。您可从 下拉列表中选择不同的扩 展名。
生成一个图形设计文件
把文件设为当前工程:FILE->PROJECT>SET PROJECT TO CURRENT FILE
MAX+PLUS II中, 在 编译一个项目前,您必 须确定一个设计文件作为您的当前项目。
选择60微秒 比较合适
图4-11 设定仿真时间
(5) 加上输入信号。
(6) 波形文件存盘。
用此键改变仿真 区域坐标到合适 位置。
点击„1‟,使拖黑 的电平为高电平
图4-12 为输入信号设定必要的测试电平或数据
图4-13 保存仿真波形文件
(7) 运行仿真器。
选择仿真器
运行仿真器
图4-14 运行仿真器
(8) 观察分析半加器仿真波形。
图4-15 半加器h_adder.gdf的仿真波形
选择时序分析器
输入输出 时间延迟
图4-16 打开延时时序分析窗
(9) 为了精确测量半加器输入与输出波形间的延时量,可打开时序分析器.
(10) 包装元件入库。
选择菜单“File”→“Open”,在“Open”对话框中选 择原理图编辑文件选项“Graphic Editor Files”,然后 选择h_adder.gdf,重新打开半加器设计文件,然后选择如 图4-5中“File”菜单的“Create Default Symbol”项, 将当前文件变成了一个包装好的单一元件(Symbol),并被放 置在工程路径指定的目录中以备后用。
(2) 完成全加器原理图设计,并以文件名f_adder.gdf存在同一目录中。
图4-21 在顶层编辑窗中设计好全加器
maxplus II基本使用
按“Assign”的“Device…”,选择下载芯片型号。
在“Device Family”中选择“MAX7000S”,在 Device列表中选择“EPM7128SLC84-15”芯片型号。
在“Assign”的“Pin/Location/Chip…”的对话框中设 置引脚
选择“MAX+plus Ⅱ”的“Compiler”菜单运行编译器
全称:Multiple Array Matrix and Programmable Logic User System II
“多阵列矩阵及可编程逻辑用户系统II”
第一代:A + plus,第二代:MAX + plus,第 三代:MAX + plus II
2. MAXplusII中的设计流程
EDA软件系统的构成 (EDA工具的子模块)
编译器将一次性完成编译、综合、优化、逻辑分割和 适配/布线等操作。
四、仿真顶层设计TOP:选择“New”的“Waveform Editor file”产生波形文件。
选择“Node”的“Enter Nodes from SNF…”产生信号节 点
按“LIST”按钮
设置CLK时钟信号
选择时钟周期为200ns
ARCHITECTURE ART4 OF DECODER IS SIGNAL SR: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN SR<=C&B&A;
PROCESS(SR)IS BEGIN CASE SR IS WHEN "000"=>Y<= "00000001"; WHEN "001"=>Y<= "00000010"; WHEN "010"=>Y<= "00000100"; WHEN "011"=>Y<= "00001000"; WHEN "100"=>Y<= "00010000"; WHEN "101"=>Y<= "00100000"; WHEN "110"=>Y<= "01000000"; WHEN "111"=>Y<= "10000000"; WHEN OTHERS=>Y<= "00000000"; END CASE; END PROCESS; END ARCHITECTURE ART4;
2.MUX_PLUS II软件使用(原理图输入法)
MUX+PLUS II概述
使用MAX+PLUSII的设计者不需精通器件内部的复 杂结构。 设计者可以用自己熟悉的设计工具(如原理图输入 或硬件描述语言)建立设计, MAX+PLUSII把这些设计转自动换成最终所需的格 式。其设计速度非常快。 对于一般几千门的电路设计,使用MAX+PLUSII, 从设计输入到器件编程完毕,用户拿到设计好的逻 辑电路,大约只需几小时。设计处理一般在数分钟 内完成。特别是在原理图输入等方面,Maxplus2被 公认为是最易使用,人机界面最友善的PLD开发软 件,特别适合初学者使用。
Max+Plus II 使用入门
MUX+PLUS II概述
MUX+PLUS II是Altera公司自行设计的第三代PLD 开发软件,主要支持Altera公司生产的FLEX、MAX 及Classic等系列器件的开发与设计, 第四代PLD开发系统被称为:Quartus,主要用于设 计6万-100万门的大规模CPLD/FPGA. 例如: Cylone/ Cylone II FPGA
当前项目
保存文件且检查、修改错误,直到无误;
2:时序仿真
首先选择此项, 为仿真测试新 建一个文件
选择波形 编辑器文件
(1) 建立波形文件。
从SNF文件中 输入设计文件 的信号节点
SNF文件中 的信号节点
点击“LIST”
(2) 输入信号节点。 图4-8 从SNF文件中输入设计文件的信号节点
最后点击“OK”
设计输入原理图输入方式?工作区域最大化按钮文本工具对角线工具圆形工具缩小按钮放大按钮关闭橡皮筋连接功能选择工具正交线工具与窗口适配弧形工具打开橡皮筋连接功能连接点接断生成一个图形设计文件altera选择工具按钮有效时在图形编辑器窗口的空白处单击鼠标左键以确定输入位置然后选择entersymbol或双击鼠标左键
MalusⅡ基本操作方法
附录:Maxplus Ⅱ基本操作方法——图形输入法利用EDA工具进行原理图输入设计的优点是,设计者能利用原有的电路知识迅速入门,完成较大规模的电路系统设计,而不必具备许多诸如编程技术、硬件语言等新知识;MAX+plusII提供了功能强大,直观便捷和操作灵活的原理图输入设计功能,同时还配备了适用于各种需要的元件库,其中包含基本逻辑元件库如与非门、反向器、D触发器等、宏功能元件包含了几乎所有74系列的器件,以及功能强大,性能良好的类似于IP Core的巨功能块LPM库;但更为重要的是,MAX+plusII还提供了原理图输入多层次设计功能,使得用户能设计更大规模的电路系统,以及使用方便精度良好的时序仿真器;以传统的数字电路实验相比为例,MAX+plusII提供原理图输入设计功能具有显着的优势:能进行任意层次的数字系统设计;传统的数字电路实验只能完成单一层次的设计,使得设计者无法了解和实现多层次的硬件数字系统设计;对系统中的任一层次,或任一元件的功能能进行精确的时序仿真,精度达,因此能发现一切对系统可能产生不良影响的竞争冒险现象;通过时序仿真,能对迅速定位电路系统的错误所在,并随时纠正;能对设计方案作随时更改,并储存入档设计过程中所有的电路和测试文件;通过编译和编程下载,能在FPGA或CPLD上对设计项目随时进行硬件测试验证;如果使用FPGA和配置编程方式,将不会有如何器件损坏和损耗;符合现代电子设计技术规范;传统的数字电路实验利用手工连线的方法完成元件连接,容易对学习者产生误导,以为只要将元件间的引脚用引线按电路图连上即可,而不必顾及引线的长短、粗细、弯曲方式、可能产生的分布电感和电容效应以及电磁兼容性等等十分重要的问题;以下将以一位全加器的设计为例详细介绍原理图输入设计方法,但应该更多地关注设计流程,因为除了最初的图形编辑输入外,其它处理流程都与文本如VHDL文件输入设计完全一致;1位全加器可以用两个半加器及一个或门连接而成,因此需要首先一个半加器的设计;以下将给出使用原理图输入的方法进行底层元件设计和层次化设计的完整步骤,其主要流程与数字系统设计的一般流程基本一致;事实上,除了最初的输入方法稍有不同外,应用VHDL的文本输入设计方法的流程也基本与此相同;步骤1:为本项设计建立文件夹任何一项设计都是一项工程Project,都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹,此文件夹将被EDA软件默认为工作库Work Library;一般不同的设计项目最好放在不同的文件夹中,注意,一个设计项目可以包含多个设计文件,例如数字频率计;图A3-1 进入Max+plusII,建立一个新的设计文件图A3-2 元件输入选择窗假设本项设计的文件夹取名为MY_PRJCT,在E盘中,路径为:E:\MY_PRJCT;文件夹不能用中文;步骤2:输入设计项目和存盘1、打开Mux+plusII,选菜单FileNew图A3-1,在弹出的File Type 窗中选原理图编辑输入项Graphic editor File,按OK后将打开原理图编辑窗;2、在原理图编辑窗中的任何一个位置上点鼠标右键,将跳出一个选择窗,选择此窗中的输入元件项Enter Symbol,于是将跳出如图A3-2所示的输入元件选择窗;3、用鼠标双击文件库“Symbol Libraries”中的e:\maxplu2\max2lib\prim项,在Symbol Files窗中即可看到基本逻辑元件库prim中的所有元件,但也可以在Symbol Name窗中用键盘直接输入所需元件名,在按OK键,即可将元件调入原理图编辑窗中;如为了设计半加器,分别调入元件and2、not、xnor、input和output图A3-3并连接好;然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色,再用键盘分别输入各引脚名:a、b、co和so;4、点击选项File “Save As”,选出刚才为自己的工程建立的目录E:\MY_PRJCT,将已设计好的图文件取名为:注意后缀是.gdf,并存在此目录内;图A3-3 将所需元件全部调入原理图编辑窗注意,原理图的文件名可以用设计者认为合适的任何英文名VHDL文本存盘名有特殊要求,如加法器等;还应注意,为了将文件存入自己的E:\MY_PRJCT目录中,必须在如图A3-4的Save as窗中双击MY_PRJCT目录,使其打开,然后键入文件名,并按OK;图A3-4 连接好原理图并存盘注意:原理图画好后,可以建立成一个默认的逻辑符号,Flie -> creat default symbol,则可以将用户刚刚设计的电路形成一个模块符号h_adder;图A3-5 将当前设计文件设置成工程文件步骤3:将设计项目设置成工程文件PROJECT为了使Max+plusII能对输入的设计项目按设计者的要求进行各项处理,必须将设计文件,如半加器,设置成Project;如果设计项目由多个设计文件组成,则应该将它们的主文件,即顶层文件设置成Project;如果要对其中某一底层文件进行单独编译、仿真和测试,也必须首先将其设置成Projcet;图A3-6 选择最后实现本项设计的目标器件将设计项目如设定为工程文件设置成Project有两个途径:1、如图A3-5,选择File Project Set Project to Current File,即将当前设计文件设置成Project;选择此项后可以看到图A3-5所示的窗口左上角显示出所设文件的路径;这点特别重要,此后的设计应该特别关注此路径的指向是否正确2、如果设计文件未打开,可如图A3-5所示,选File Project Name ,然后在跳出的Project Name窗中找到E:\MY_PRJCT目录,在其File小窗中双击文件,此时即选定此文件为本次设计的工程文件即顶层文件了;步骤4:选择目标器件并编译为了获得图A3-7 对工程文件进行编译、综合和适配等操作与目标器件对应的,精确的时序仿真文件,在对文件编译前必须选定最后实现本设计项目的目标器件,在Max+plusII环境中主要选Altera公司的FPGA或CPLD;首先在Assign选项的下拉菜单中选择器件选择项Device,其窗口如图A3-6所示;此窗口的Device Family是器件序列栏,应该首先在此拦中选定目标器件对应的序列名,如EPM7128S对应的是MAX7000S系列;EPF10K10对应的是FLEX10K系列等;为了选择EPF10K10LC84-4器件,应将此栏下方标有Show only Fastest Speed Grades的勾消去,以便显示出所有速度级别的器件;完成器件选择后,按OK键;最后启动编译器,首先选择左上角的MAX+plusII选项,在其下拉菜单中选择编译器项Compiler图A3-7,此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配结构综合、时序仿真文件提取和编程下载文件装配等;点击Start,开始编译如果发现有错,排除错误后再次编译;步骤5:时序仿真接下来应该测试设计项目的正确性,即逻辑仿真,具体步骤如下:1、建立波形文件;按照以上“步骤2”,为此设计建立一个波形测试文件;选择File项及其New,再选择图A5-1右侧New窗中的Waveform Editer..项,打开波形编辑窗;2、输入信号节点;在图A3-8所示的波形编辑窗的上方选择Node项,在下拉菜单中选择输入信号节点项Nodes from SNF;在弹出的窗口图A3-9中首先点击List键,这时左窗口将列出该项设计所以信号节点;由于设计者有时只需要观察其中部分信号的波形,因此要利用中间的“=>”键将需要观察的信号选到右栏中,然后点击OK键即可;图A3-8 从SNF文件中输入设计文件的信号节点图A3-9 列出并选择需要观察的信号节点图A3-10 在Options选项中消去网格对齐Snap to Grid的选择消去勾3、设置波形参量;图A3-10所示的波形编辑窗中已经调入了半加器的所有节点信号,在为编辑窗的半加器输入信号a和b设定必要的测试电平之前,首先设定相关的仿真参数;如图A3-10所示, 在Options选项中消去网格对齐Snap to Grid的选择消去勾,以便能够任意设置输入电平位置,或设置输入时钟信号的周期;4、如图A3-11所示,设定仿真时间宽度;选择File项及其End time选项,在End time选择窗中选择适当的仿真时间域,如可选34us34微秒,以便有足够长的观察时间;5、加上输入信号;现在可以为输入信号a和b设定测试电平了;如图A3-12标出的那样,利用必要的功能键为a和b加上适当的电平,以便仿真后能测试so和co输出信号;图A3-11 设定仿真时间宽度图A3-12 为输入信号设定必要的测试电平或数据图A3-13 仿真波形文件存盘图A3-14 运行仿真器图A3-15 半加器的仿真波形6、波形文件存盘;选择File项及其Save as选项,按OK键即可;由于图A3-13所示的存盘窗中的波形文件名是默认的这里是,所以直接存盘即可;7、运行仿真器;选择MAX+plusII项及其中的仿真器Simulator 选项,点击跳出的仿真器窗口图A3-15中的Start键;图5-15是仿真运算完成后的时序波形;注意,刚进入图A3-15的窗口时,应该将最下方的滑标拖向最左侧,以便可观察到初始波形;8、观察分析波形;通过分析,图A3-15显示的半加器的时序波形是正确的;还可以进一步了解信号的延时情况;图A3-15右侧的竖线是测试参考线,它上方标出的是此线所在的位置,它与鼠标箭头间的时间差显示在窗口上方的Interval小窗中;由图可见输入与输出波形间有一个小的延时量;图A3-16 打开延时时序分析窗图5-17 半加器引脚锁定为了精确测量半加器输入与输出波形间的延时量,可打开时序分析器,方法是选择左上角的MAX+plusII项及其中的Timing Analyzer 选项,点击跳出的分析器窗口图A3-16中的Start键,延时信息即刻显示在图表中;其中左排的列表是输入信号,上排列出输出信号,中间是对应的延时量,这个延时量是精确针对EPF10K10LC84-4器件的;9、包装元件入库;选择File项的“Open”选项,在“Open”窗中先点击原理图编辑文件项Graphic Editor Files,选择,重新打开半加器设计文件,然后如图A3-5选择File中的Create Default Symbol项,此时即将当前文件变成了一个包装好的单一元件,并被放置在工程路径指定的目录中以备后用;步骤6:引脚锁定如果以上的仿真测试正确无误,就应该将设计编程下载进选定的目标器件中,如EPF10K10,作进一步的硬件测试,以便最终了解设计项目的正确性;这就必须根据评估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚,以便能够对其进行实测;这里假设根据实际需要,要将半加器的4引脚a、b、co和so分别与目标器件EPF10K10的第5、6、17和18脚相接,操作如下:1、选择Assign项及其中的引脚定位Pin\Location\Chip选项,在跳出的窗口图A3-17中的Node Name栏中用键盘输入半加器的端口名,如a、b等;如果输入的端口名正确,在右侧的Pin Type栏将显示该信号的属性;图A3-18 设置编程下载方式2、在左侧的Pin一栏中,用键盘输入该信号对应的引脚编号,如5、6、17等,然后按下面的Add键;如图A3-17所示分别将4个信号锁定在对应的引脚上,按OK键后结束;3、特别需要注意的是,在锁定引脚后必须再通过MAX+plusII的Compiler选项,对文件从新进行编译一次,以便将引脚信息编如入下载文件中;步骤7:编程下载首先将下载线把计算机的打印机口与目标板如开发板或实验板连接好,打开电源:1、下载方式设定;选择MAX+plusII项及其中的编程器Programmer选项,跳出如图A3-18左侧所示的编程器窗口,然后选择Options项的Hardware Setup硬件设置选项,其窗口如图A3-18左侧所示;在其下拉菜单中选ByteBlasterMV编程方式;此编程方式对应计算机的并行口下载通道,“MV”是混合电压的意思,主要指对ALTERA的各类芯核电压如5V、、与等的FPGA/CPLD都能由此下载;此项设置只在初次装软件后第一次编程前进行,设置确定后就不必重复此设置了;图A3-19 向EPF10K10下载配置文件2、下载;如图A3-19,点击Configure键,向EPF10K10下载配置文件,如果连线无误,应出现图A3-19报告配置完成的信息提示;到此为止,完整的设计流程已经结束;VHDL文本输入的设计可参考这一流程;图A3-20 在顶层编辑窗中调出已设计好的半加器元件步骤8:设计顶层文件可以将前面的工作看成是完成了一个底层元件的设计和功能检测,并被包装入库;现在利用已设计好的半加器,完成顶层项目全加器的设计,详细步骤可参考以上设计流程:1、仿照前面的“步骤2”,打开一个新的原理图编辑窗,然后在图A3-20所示的元件输入窗的本工程目录中找到已包装好的半加器元件h_adder,并将它调入原理图编辑窗中;这时如果对编辑窗中的半加器元件h_adder双击,即刻弹出此元件内部的原理图;如图A3-20所示;2、完成全加器原理图设计图A3-21,并以文件名存在同一目录中;3、将当前文件设置成Project,并选择目标器件为EPF10K10LC84-4;4、编译此顶层文件,然后建立波形仿真文件;5、对应的波形仿真文件如图A3-22所示,参考图中输入信号cin、bin和ain输入信号电平的设置,启动仿真器Simulator,观察输出波形的情况;6、锁定引脚、编译并编程下载,硬件实测此全加器的逻辑功能;图A3-21 在顶层编辑窗中设计好全加器图A3-22 1位全加器的时序仿真波形设计流程归纳图A3-23所示的是利用MAX+plusII进行设计的一般流程,因此对原理图输入设计和文本方式的硬件描述语言设计输入都能适用;图A3-23 MAX+plusII一般设计流程以上的“步骤8”是一个多层次设计示例,其设计流程与图A3-23所示的单一层次设计完全一样,此时低层次的设计项目只是高层项目顶层设计中的某个或某些元件,而当前的顶层设计项目也可成为更高层设计中的一个元件;补充说明便于以后扩展操作为了使以上的各设计步骤表达得更为简洁和浅显易懂,一些需要详细说明的内容未能提及,故在此作为补充说明详述如下:1、图A3-7编译窗各功能项目块含义如下:Compiler Netlist Extractor :编译器网表文件提取器,该功能块将输入的原理图文件或HDL文本文件转化成网表文件并检查其中可能的错误;该模块还负责连接顶层设计中的多层次设计文件;此外还包含一个内置的,用于接受外部标准网表文件的阅读器;Database Builder :基本编译文件建立器,该功能块将含有任何层次的设计网表文件转化成一个单一层次的网表文件,以便进行逻辑综合;Logic Synthesizer :逻辑综合器,对设计项目进行逻辑化简、逻辑优化和检查逻辑错误;综合后输出的网表文件表达了设计项目中底层逻辑元件最基本的连接方式和逻辑关系;逻辑综合器的工作方式和优化方案可以通过一些选项来实现;Partitioner :逻辑分割器,如果选定的目标器件逻辑资源过小,而设计项目较大,该分割器则自动将设计项目进行分割,使得它们能够实现在多个选定的器件中;Fitter :适配器,适配器也称结构综合器或布线布局器;它将逻辑综合所得的网表文件,即底层逻辑元件的基本连接关系,在选定的目标器件中具体实现;对于布线布局的策略和优化方式也可以通过设置一些选项来改变和实现;Timing SNF Extractor :时序仿真网表文件提取器,该功能块从适配器输出的文件中提取时序仿真网表文件,留待对设计项目进行仿真测试用;对于大的设计项目一般先进行功能仿真,方法是在Compiler窗口下选择Processing项中的Functional SNF Extractor功能仿真网表文件提取器选项;Assembler :装配器,该功能块将适配器输出的文件,根据不同的目标器件,不同的配置ROM产生多种格式的编程/配置文件,如用于CPLD或配置ROM用的POF编程文件编程目标文件;用于对FPGA直接配置的SOF文件SRAM目标文件;可用于单片机对FPGA配置的Hex文件,以及其它TTFs、Jam、JBC和JEDEC 文件等;。
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按钮确认。然后保存该文件。在该文件中,在name的下面单击鼠标右键,选择Enter Node from SNF,在
弹出的对话框中单击List按钮,再单击=>按钮,然后单击OK按钮确认。
接下来修改X1和X2的输入波形。因为系统默认的设置波形的时间间隔比较长,我们把它搞短些。在
Option菜单中选择Grid Size项目,在弹出的对话框框中将100ns改掉,改成20ns。单击OK按#43;PlusII菜单中选择Compiler菜单项,在弹出的对话框中单击Start就可以
开始编译了。如果没有敲错的话,就能编译成功,进度条将停在最右边。
二、如何做波形仿真
不要关掉上面做的VHD文件。在FILE菜单中选择NEW,在对话框中选择Waveform Editor file,单击OK
Y : OUT STD_LOGIC
);
END NAND1;
ARCHITECTURE NAND_A OF NAND1 IS
BEGIN
Y <= NOT (X1 AND X2);
END NAND_A;
输入完毕后保存,在FILE菜单中选择Project中Set Project to Current File,将当前编辑的文件设
话框的上方输入文件名(NAND1.VHD)后,单击OK保存。
此时的VHDL文件是空的。下面我们利用这个文件建立一个与非门。在文件中输入以下内容:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY NAND1 is
port(
X1,X2 : IN STD_LOGIC;
Max+Plus II使用的基本方法
一、如何开始第一个VHDL文件
在启动完MAX+PLUS后,在FILE菜单中选择NEW。然后会弹出一个对话框,在对话框中选择Text Editor
file。单击OK按钮确认。然后单击FILE菜单中的SAVE命令,在对话框的右下角选择文件类型为.VHD。在对
因为我们设计的是一个与非门,所以X1和X2的值要改掉,改成X1在每4个20ns内分别取0,1,0,1。X2
取0,0,1,1。具体的方法是先选中X1第1个20ns,让它处于选中状态,然后单击左侧工具条中带矩形波
型的0,这样,X1第1个20ns就0,依次类推。
保存该文件。在Max+Plus II菜单栏中选择Simulator,然后在弹出的对话框中单击Start。仿真完成后
会弹出一个对话框告诉你搞完了,再看nand1.SCF文件,怎么样,Y的波形画出来了