【VIP专享】Formality使用指南
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push_ctrl.v, gray2bin.v, pop_ctrl.v, rs_flop.v。
Lib：门级网表需要的技术库；包含lsi_10k.db。 Gate：综合的门级网表；包含fifo.vg 和fifo_mod.vg。 Gate_with_scan：插入扫描链的门级网表；
包含fifo_with_scan.v。
由于fifo.v 是源代码，fifo.vg只是综合的源代 码，没有添加SCAN和JTAG链。故可以省略 这一步
检查reference design4和.MImatpclehmention design的比较
点是否匹配 点击Match按钮，选择Run Matching按钮，进行匹
配检查。 出现下图结果：没有不匹配的比较点，可以进入下
在点击Set Top Design按钮，出现下图。
在choose a library 中选择WORK， 在choose a design中选择fifo（顶层设计的模块名） 在Set and link the top design中点击Set Top，出现下图 同时在Reference按钮上出现绿色的对号符：
（一）图形用户界面进行形式验证
在UNXI提 示符下进入 tutorial目录： 输入fm（或 formality）。
1.设置reference design
点击formality图形界面的reference按钮，进 入Read Design File
点击Verilog按钮，出现添加Verilog文件的对 话框。如下图：
由于验证失败，系统直接进入DEBUG工作区。在 Failing Points的报告工作区里显示两设计的出不一 致的比较点
在Failing Points的报告工作区内点击鼠标右键，选 择Show All Cone Size ,在Size栏里显示每个compar point所包含的cell的数目
一般调试是从cell数目最小的compare point开始。 在这里我们从第一个compare point开始。
然后点击add按钮添加查找目录rtl。
选择Library Extension(-libext)， 在Enter File Extension处填上后缀名.v， 然后点击add按钮添加， 点击OK按钮。
1.4加载源文件
然后点击LOAD FILES按钮，加载源文件fifo.v，如 下图：
1.5设置fifo为reference的顶层
Formality 使用指南
提纲
检查RTL与GATE网表
检查GATE网表和插入扫描链的 GATE网表
检查带有扫描链和JTAG链的GATE 网表和插入扫描链的GATE网表
说明
FiFo的Tutorial目录下包含以下几个子目录：
Rtl： fifo的RTL源代码；包含fifo.v, gray_counter.v,
2.设置Implementation Design
点击Implement按钮，在Read Design Files 中点击 Verilog，出现Add verilog files对话框，
选择gate目录下的verlog网表文件fifo.vg， 点击Load Files加载网表文件fifo.vg，
Gate_with_scan_jtag：带有扫描链和JTAG链的门级网表；
包含fifo_with_scan_jtag.v。
一.检查RTL与GATE网表
RTL源代码：fifo.v 门级网表： fifo.vg 检查文件fifo.v和门级网表fifo.vg的功能一致性 设置RTL源代码fifo.v为reference design 设置门级网表fifo.vg为Implementation design
或Design Compiler的安装目录(本工作站的 目录为/opt/tools/synopsys)，如下图：
1.3设置搜索目录
在Set verilog read option对话框中的VCS Style Option 中选择Library Directory(-y),
在Enter Diectory Name处浏览选择rtl目录
在Choose a design中选择顶层模块名fifo，
点击Set Top按钮。此时在Implementation出现绿色 的对号符。Biblioteka 3.设置环境(Setup)
在这一步主要是设置常量，比如对应一些增 加了SCAN扫描链和JTAG链的设计，需要设 置一些常量，使这些SCAN和JTAG等功能的 禁止。
选择r:/WORK/fifo/push_logic/full_flag/q_out_reg[o], 击鼠标右键，选择菜单中的view Logic Cones，出 现Logic Cones View窗口。
在 这 个 新 窗 口 里 显 示 的 是 reference design 和 Imeplemention design的原理图，
2.1加载Technology library
选择Read DB Libraries按钮，点击DB…按钮，出现 Add DB Files对话框
选择lib目录下的lsi_10k.db库文件，（确保Read as share library被选中）点击LOAD Files，加载库文件。
选 择 Set Top Design, 在 Choose a library 中 选 择 WORK (Design Library),
一步。
5.Verify
点击OK键，完成。现在你已经准备好 ，可以进行 fifo.v和fifo.vg功能是否一致。
选择Verify按钮，点击Verify All，进行形式验证。
验 证 结 束 ， 结 果 出 现 “ Verify”fail 的 对 话 框 ， 提 示 两种功能不一致。
6. Debug
1.1读取源文件
在对话框中选择：Rtl目录下的fifo.v文件， 点击Open按钮,打开fifo.v源代码。如图：
1.2设置搜索目录
点击option按钮，出现set verilog read option对话框,
选择Variable,在DesingWare root directory(hdlin_dwroot)出输入：echo $SYNOPSYS
Lib：门级网表需要的技术库；包含lsi_10k.db。 Gate：综合的门级网表；包含fifo.vg 和fifo_mod.vg。 Gate_with_scan：插入扫描链的门级网表；
包含fifo_with_scan.v。
由于fifo.v 是源代码，fifo.vg只是综合的源代 码，没有添加SCAN和JTAG链。故可以省略 这一步
检查reference design4和.MImatpclehmention design的比较
点是否匹配 点击Match按钮，选择Run Matching按钮，进行匹
配检查。 出现下图结果：没有不匹配的比较点，可以进入下
在点击Set Top Design按钮，出现下图。
在choose a library 中选择WORK， 在choose a design中选择fifo（顶层设计的模块名） 在Set and link the top design中点击Set Top，出现下图 同时在Reference按钮上出现绿色的对号符：
（一）图形用户界面进行形式验证
在UNXI提 示符下进入 tutorial目录： 输入fm（或 formality）。
1.设置reference design
点击formality图形界面的reference按钮，进 入Read Design File
点击Verilog按钮，出现添加Verilog文件的对 话框。如下图：
由于验证失败，系统直接进入DEBUG工作区。在 Failing Points的报告工作区里显示两设计的出不一 致的比较点
在Failing Points的报告工作区内点击鼠标右键，选 择Show All Cone Size ,在Size栏里显示每个compar point所包含的cell的数目
一般调试是从cell数目最小的compare point开始。 在这里我们从第一个compare point开始。
然后点击add按钮添加查找目录rtl。
选择Library Extension(-libext)， 在Enter File Extension处填上后缀名.v， 然后点击add按钮添加， 点击OK按钮。
1.4加载源文件
然后点击LOAD FILES按钮，加载源文件fifo.v，如 下图：
1.5设置fifo为reference的顶层
Formality 使用指南
提纲
检查RTL与GATE网表
检查GATE网表和插入扫描链的 GATE网表
检查带有扫描链和JTAG链的GATE 网表和插入扫描链的GATE网表
说明
FiFo的Tutorial目录下包含以下几个子目录：
Rtl： fifo的RTL源代码；包含fifo.v, gray_counter.v,
2.设置Implementation Design
点击Implement按钮，在Read Design Files 中点击 Verilog，出现Add verilog files对话框，
选择gate目录下的verlog网表文件fifo.vg， 点击Load Files加载网表文件fifo.vg，
Gate_with_scan_jtag：带有扫描链和JTAG链的门级网表；
包含fifo_with_scan_jtag.v。
一.检查RTL与GATE网表
RTL源代码：fifo.v 门级网表： fifo.vg 检查文件fifo.v和门级网表fifo.vg的功能一致性 设置RTL源代码fifo.v为reference design 设置门级网表fifo.vg为Implementation design
或Design Compiler的安装目录(本工作站的 目录为/opt/tools/synopsys)，如下图：
1.3设置搜索目录
在Set verilog read option对话框中的VCS Style Option 中选择Library Directory(-y),
在Enter Diectory Name处浏览选择rtl目录
在Choose a design中选择顶层模块名fifo，
点击Set Top按钮。此时在Implementation出现绿色 的对号符。Biblioteka 3.设置环境(Setup)
在这一步主要是设置常量，比如对应一些增 加了SCAN扫描链和JTAG链的设计，需要设 置一些常量，使这些SCAN和JTAG等功能的 禁止。
选择r:/WORK/fifo/push_logic/full_flag/q_out_reg[o], 击鼠标右键，选择菜单中的view Logic Cones，出 现Logic Cones View窗口。
在 这 个 新 窗 口 里 显 示 的 是 reference design 和 Imeplemention design的原理图，
2.1加载Technology library
选择Read DB Libraries按钮，点击DB…按钮，出现 Add DB Files对话框
选择lib目录下的lsi_10k.db库文件，（确保Read as share library被选中）点击LOAD Files，加载库文件。
选 择 Set Top Design, 在 Choose a library 中 选 择 WORK (Design Library),
一步。
5.Verify
点击OK键，完成。现在你已经准备好 ，可以进行 fifo.v和fifo.vg功能是否一致。
选择Verify按钮，点击Verify All，进行形式验证。
验 证 结 束 ， 结 果 出 现 “ Verify”fail 的 对 话 框 ， 提 示 两种功能不一致。
6. Debug
1.1读取源文件
在对话框中选择：Rtl目录下的fifo.v文件， 点击Open按钮,打开fifo.v源代码。如图：
1.2设置搜索目录
点击option按钮，出现set verilog read option对话框,
选择Variable,在DesingWare root directory(hdlin_dwroot)出输入：echo $SYNOPSYS