Quartusll的图形输入项目创建教程

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电子设计自动化技术实验熟悉Quartusll的图形输入法
1、实验目的
掌握Quartusll的使用方法
（1）熟悉图形输入法
（2）理解编译方法
（3）了解定时仿真
2、实验内容
（1）设计一个二选一数据选择器，全加器
（2）根据图形输入法编译和波形仿真
3、实验要求
（1）熟悉图形逻辑输入法
（2）理解编译方法，了解功能仿真的方法和定时仿真的方法
（3）了解把逻辑变成一个逻辑符号的方法
4、实验步骤
（1）建立设计项目
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名mux 21-3 新建项目向导第二页，单击按钮”…”，可浏览文件选项，
添加或删除与该项目有关的文件，然后next
新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next
新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，mux21-3项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
输入二选一数据选择器文件为
Library ieee;
Use ieee.std_logic_1164.all;
Entity mux21_3 is
Port(i0,i1,sel:in std_logic;y:out std_logic);
End mux21_3;Architecture verl of mux 21_3 is
Begin
With sel selet
y<=i0 when’0’;
i1 when’1’;
‘X’ when others;
End verl;
3、执行编译
设置顶层文件：首先打开准备进行编译的mux21-3.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件mux21-3进行的。

执行编译：选择菜单project\start compilation,或直接单击工具栏的编译快捷按钮，开始执行编译操作，如果编译有错误，需要重新修改设计，重新进行编译
4、波形仿真
（1）新建波形文件
选择菜单…,在new 对话框中选择Verfication\Debugging waveform file,出现波形编辑窗口，将文件保存为mux21-3.vwf
（2）设置仿真器
鼠标右键单击项目名选择Setting或者直接选择菜单命令Assignments\setting…,在settings对话框的Category栏目下选择Simulator Settings，在右侧出现的对话框中设置仿真
器，选择Functional
（3）插入仿真节点
在波形编辑窗口的name栏目下，单击鼠标右键，选择Insert\Insert node or bus …,出现Insert node or bus的对话框，查找节点信息，插入节点
选择合理的筛选范围，单击list，列出所选节点信号，接着在nodes found栏目下选择波形仿真需要观察的节点信号，然后单击送入选中按钮，在selected nodes栏目下，列出选中节点，全部节点选择完成后，按ok确认
5、编辑输入波形
选择菜单Edit\End Time…,根据需要修改最大仿真时间选择菜单Edit\Grid size…,根据需要修改网格大小
6、运行仿真器
选择菜单Projecting\start simulation或者单击工具栏中的仿真快捷键按钮运行仿真程序
仿真得到的图形如下原理图文件输入
1、建立原理图文件
选择菜单…在出现的对话框中选择Design
Diagram\Schematic File,则打开图形编辑器，出现空白的原理图文件，选择菜单as…,输入文件名，保存该文件
2、使用模块符号库
图形编辑器的左侧是输入按钮，最常用的是模块符号组，单击模块符号按钮，打开symbol对话框，在对话框中，输入各种逻辑电路符号，绘制电路图如下
对该电路图进行仿真，仿真图形如下
实验二熟悉Quarstusll的VHDL语言描述输入法
一、实验目的
（1）VHDL语言描述输入法
（2）理解编译方法
（3）熟悉波形仿真
1、实验内容
（1）设计一个4位并行奇校验发生器
（2）根据VHDL语言描述输入法编译和波形的仿真
2、实验要求
（1）、熟悉VHDL语言描述输入法
（2）、理解编译方法，了解功能仿真的方法和定时仿真的方法
（3）、了解把逻辑功能变成一个逻辑符号的方法3、
实验步骤
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名parity-loop 新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next 新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next
新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，parity-loop项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
程序如下：
执行编译设置顶层文件：首先打开准备进行编译的
mux21-3.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件mux21-3进行的。

3 、实验要求
(1) 熟悉VHDL语言描述输入法
(2) 设计1位带异步复位/置位功能的JK触发器VHDL源程序（低电平有效）(3) 用QuartusII软件编译和波形仿真
(4) 把自己认为好的实验结果写成实验报告。

（要计成绩）
其中预置端prn 复位端clr 时钟端clk
实验步骤
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名JK 新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next
新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的
EPLC6Q24C8芯片，然后单击next
新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
程序如下：library ieee;
use ieee.std_logic_1164.all;
entity JK is
port(prn,clr,clk ,J,K : in std_logic;
Q,Qb : out std_logic);
end JK;
architecture a of JK is signal a,b : std_logic;begin
process(prn,clr,clk,J,K,a,b)
begin
if prn='0'and clr='0' then
a<='X';
b<='X';
elsif prn='0'and clr='1' then a<='1';
b<='0';
elsif prn='1'and clr='0' then a<='0';
b<='1';
else
if rising_edge(clk) then
if j='0' then
if k='0' then
null;
else
a<='0';
b<='1';
end if;
else if(k='0') then
a<='1';
b<='0';
else
a<=not a;
b<=not b;
end if;
end if;
end if;
end if;
end process;
q<=a;
qb<=b;
end a ;
3、执行编译
设置顶层文件：首先打开准备进行编译的JK.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就是针对顶层文件JK进行的。

2 、实验内容
（1）设计一个6位双向移位寄存器
（2）根据VHDL语言描述输入法编译和波形仿真。

3 、实验要求
(1) 熟悉VHDL语言描述输入法
(2) 设计一个移位寄存器的VHDL程序，既能从高位向低位
移动，又能从低位向高位移动。

端口说明：
预置数据输入端：predata
脉冲输入端：clk 移位寄存器输出端：dout
工作模式控制端：M1，M0
左移串行数据输入：ds1
右移串行数据输入（低位向高位）：dsr
寄存器复位端：reset
(3) 用QuartusII软件编译和波形仿真
(4) 把自己认为好的实验结果写成实验报告。

（要计成绩）
(5) 工作模式控制表：
3、实验步骤
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名shuangxiangyiweijicun 新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next
新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next
新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，
在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
程序如下：
3、执行编译
设置顶层文件：首先打开准备进行编译的shuangxiangyiweijicun.vhd，执行菜单命令project/set as TOP_level Etity,下面进行设计处理的各项操作就
是针对顶层文件JK进行的。

3 、实验要求
(1) 熟悉VHDL语言描述输入法
(2) 设计一个含时、分、秒的时钟
(3) 用QuartusII软件编译和波形仿真
(4) 把自己认为好的实验结果写成实验报告。

（要计成绩）4、实验步骤
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名time 新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next
新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具
在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
程序如下：
4、执行编译
设置顶层文件：首先打开准备进行编译的time.vhd，执行菜单命令project/set as TOP_level Etity,下面进
行设计处理的各项操作就是针对顶层文件time进行
的。

（要计成绩）
实验步骤
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名SMG 新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next
新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next
新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
程序如下：
3、执行编译
设置顶层文件：首先打开准备进行编译的SMG.vhd，执行菜单命令project/set as TOP_level Etity,下面进
行设计处理的各项操作就是针对顶层文件SMG进行
的。

（要计成绩）实验步骤
在Quartusll管理器窗口中选择菜单project wizard…,出现新建项目向导new project wizard对话框的第一页，在对话框中输入项目路径，项目名称和顶层实体文件名yuzhifenpinqi新建项目向导第二页，单击按钮”…”，可浏览文件选项，添加或删除与该项目有关的文件，然后next 新建项目向导第三页，根据器件的封装形式，引脚数量和速度级别选择目标器件，选择cyclone，即系列中的EPLC6Q24C8芯片，然后单击next
新建项目向导第四页，添加第三方EDA综合，仿真，定时等分析工具，系统默认选项Quartusll的分析工具
在新建项目向导对话框的最后一页，给出前面输入内容的总览，单击finish按钮，项目出现在项目导航窗口
2、输入文本文件
新建VHDL文本文件，在Quartusll管理器界面中选择菜单…,或单击新建文件按钮，出现new对话框，在Design File…中选择VHDL File，单击ok按钮，打开文本编辑器，在文本编辑器窗口下，按照VHDL语言规则输入设计文件，并将其保存
程序如下：
3、执行编译
设置顶层文件：首先打开准备进行编译的SMG.vhd，执行菜单命令project/set as TOP_level Etity,下面进
行设计处理的各项操作就是针对顶层文件
yuzhifenpinqi进行的。