时序电路的基本分析与设计方法

时序电路的基本分析与设计方法
时序逻辑电路
时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。

时序电路中务必含有具有经历能力的存储器件。

时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图与逻辑图6种方式表示，这些表示方法在本质上是相同的，能够互相转换。

一、时序电路的基本分析与设计方法 （一）分析步骤
1．根据给定的时序电路图写出下列各逻辑方程式： （1）各触发器的时钟方程。

（2）时序电路的输出方程。

（3）各触发器的驱动方程。

2．将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。

3．根据状态方程与输出方程，列出该时序电路的状态表，画出状态图或者时序图。

4．根据电路的状态表或者状态图说明给定时序逻辑电路的逻辑功能。

【例1】分析时序电路
（1）时钟方程：CP CP CP CP ===012
输出方程：n
n
Q Q Y 21=
驱动方程：⎪⎩⎪⎨⎧======n n n n
n
n Q K Q J Q K Q J Q K Q J 2020
01011212
（2）求状态方程
JK 触发器的特性方程：n n n Q K Q J Q
+=+1
将各触发器的驱动方程代入，即得电路的状态方程：
⎪⎩
⎪⎨⎧=+=+==+=+==+=+=+++n n n n n n n n n n n n n n n n n n
n n n n n n Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q Q Q Q Q Q Q K Q J Q 202020000100101011111112121222212
（3）计算、列状态表
n
n n
n n
n n n Q Q Y Q Q Q Q Q Q 2
12
100
1
1112=⎪⎩⎪⎨⎧===+++
（4）画状态图及时序图
（5）逻辑功能
有效循环的6个状态分别是0～5这6个十进制数字的格雷码，同时在时钟脉冲CP 的作用下，这6个状态是按递增规律变化的，即：
000→001→011→111→110→100→000→…
因此这是一个用格雷码表示的六进制同步加法计数器。

当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y ＝1。

【例2】：分析图6.2.4电路的功能。

1．时钟方程：
CP CP =0 n
Q CP 01= CP CP =2
2．激励方程：
n
Q J 2
0= n Q J 01= n n Q Q J 012=
=0K 1 11=K 12=K
Q
Q 0
J 0
K 0
J 1 K 1
Q 1
Q 1
J 2 K 2
Q 2 Q 2
CP
图6.2..4 逻辑电路图
3．状态方程：
)(CP 0210↓=+n n n Q Q Q )( n 01011↓=+Q Q Q Q n n n )(CP 21012↓=+n n n n Q Q Q Q
4．状态转换表：
表6.2.2 状态转换表
5．状态转换图：
图6.2.5
例状态图
6．逻辑功能说明： 为异步五进制加法计数器。

（二）同步时序逻辑电路的设计步骤
（1）根据设计要求，设定状态，导出对应状态图或者状态表。

（2）状态化简。

原始状态图（表）通常不是最简的，往往能够消去一些多余状态。

消去多余状态的过程叫做状态化简。

（输入相同时、输出相同、且转换的状态也相同的状态叫做等价状态）
（3）状态分配，又称状态编码。

（4）选择触发器的类型。

触发器的类型选得合适，能够简化电路结构。

（5）根据编码状态表与所使用的触发器的逻辑功能，导出待设计电路的输出方程与驱动方程。

（6）根据输出方程与驱动方程画出逻辑图。

（7）检查电路能否自启动。

【例1
（1）选择触发器，求时钟方程、输出方程、状态方程
因需用3位二进制代码，选用3个CP 下降沿触发的JK 触发器，分别用FF0、FF1、FF2表示。

由于要求使用同步方案，故时钟方程为：CP
CP CP CP ===210
利用卡诺图得到输出方程：
n n Q
Q Y 21
=
利用次态卡诺图得到状态方程：
变换状态方程，使之与所选择触发器的特征方程一致，得到驱动方程.
n n n Q K Q J Q +=+1
n
n Q Q J 120=、10=K
n Q J 01=、n n Q Q K 021= n n Q Q J 012=、n Q K 12=
（3）作逻辑电路图
（4）检查电路能否自启动
将无效状态111代入状态方程计算：
⎪⎪⎩
⎪⎪⎨⎧=+==+==+=+++000
121201121021011001210n n n n n n n
n n n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 可见111的次态为有效状态000，电路能够自启动。

计数器
在数字电路中，能够经历输入脉冲个数的电路称之计数器。

⎪⎪⎩⎪⎪⎨⎧+=+=+=+=+++n n n n n n n
n n n n n n
n n n n n n n n Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q 2
120112102101
100120102101
【例】用74LS163来构成一个十二进制计数器。

（1）写出状态SN-1的二进制代码。

SN-1＝S12-1＝S11＝1011
（2）求归零逻辑。

n
n
n
N
N Q
Q
Q
P
P
P
P
LD
CR
1
3
11
1
11
1,=
=
=
=
=
-
-
（3）画连线图。

【例】用74LS161来构成一个十二进制计数器。

74161是十六进制异步计数器，使用异步清零、同步置数工作方式。

用异步清零端CR归零：
SN＝S12＝1100
n
n Q
Q CR
2
3
=
用同步置数端LD归零：
SN-1＝S11＝1011
n
n
n Q
Q
Q
LD
1
3
=
寄存器
能够暂存数码（或者指令代码）的数字部件称之寄存器。

寄存器根据功能可分为数码寄存器与移位寄存器两大类。

一、数码寄存器
寄存器要存放数码，务必要存得进、记得住、取得出。

因此寄存器中除触发器外，通常还有一些操纵作用的门电路相配合。

图5.17为由D触发器构成的4位数码寄存器。

在存数指令（CP脉冲上升沿）的作用下，可将预先加在各D触发器输入端的数码，存入相应的触发器中，并可从各触发器的Q端同时输出，因此称其为并行输入、并行输出的寄存器。

二、单向移位寄存器
由D触发器构成的4位右移寄存器如图5.18所示。

CR为异步清零端。

左边触发器的输出接至相邻右边触发器的输入端D，输入数据由最左边触发器FF0的输入端D0接入。

时序逻辑电路例题解析
[5.8] 分析图P5.8的计数器电路，说明这是多少进制的计数器。

十进制计数器74160的功能表见表5.3.4。

[解] 图P5.8电路为七进制计数器。

计数顺序是3－9循环。

[5.9] 分析图P5.9的计数器电路，画出电路的状态转换图，说明这是多少进制的计数器。

十六进制计数器74LS161的功能表如表5.3.4所示。

[解] 这是一个十进制计数器。

计数顺序是0－9循环。

[5.10]试用4位同步二进制计数器74LS161接成十三进制计数器，标出输入、输出端。

能够附加必要的门电路。

[解] 可用多种方法实现十三进制计数器，根据功能表，现给出两种典型用法，它们均为十三进制加法计数器。

如图A5.10(a)、(b)所示。

[5.11]试分析图P5.11的计数器在M=1与M=0时各为几进制。

74LS160的功能表同上题。

[解] M =1时为六进制计数器，M =0时为八进制计数器。

6.2 试分析图题6.2所示时序逻辑电路，列出状态表，画出状态图与波形图。

1J 1K C1┌
┌1J 1K C1┌
┌1
CP &
1
=1
FF 0
1
FF
6.2 解：图题6.2所示电路属于同步时序逻辑电路，其中Q 1Q 0是触发器的输出状态，X 、Z 分别是电路的输入与输出信号。

分析过程如下：
1. 写出各逻辑方程：
驱动方程： J 0=K 0=1 J 1=K 1=n
Q X 0⊕
将驱动方程代入JK 触发器的特性方程n n n Q K Q J Q
+=+1
，得：
次态方程： n
n Q Q 010=+
n n
n n n n n Q Q X Q Q X Q Q X Q 10101011)()()(⊕⊕=⊕+⊕=+
输出方程： n
n Q Q Z 01=
2. 列出状态表如表解6.2所示。

3. 画出状态图及波形图如图解6.2所示。

4. 逻辑功能分析 由状态图能够很清晰地看出电路状态转换规律及相应输入、输出关系：该电路一共有4个状态00、01、10、11。

当X =0时，按照加1规律从00→01→10→11→00循环变化，并每当转换为11状态（最大数）时，输出Z =1。

当X =1时，按照减1规律从11→10→01→00→11循环变化。

因此该电路是一个可控的四进制计数器，其中Z 是进位信号输出端。

表解6.2
S
X
0 1 Q 1n Q 0n Q 1n +1 Q 0n +1 Z Q 1n +1 Q 0n +1 Z 0 0 1 1
0 1 0 1
0 1 1 0
1 0 1 0
0 0 0 1
1 0 0 1
1 0 1 0
0 0 0 1
Q 1Q 0
X/Z
Q X 0CP Q 1
Z
（a ） （b ） 图解6.2。