专科《硬件描述语言和数字系统设计》_试卷_答案

专科《硬件描述语⾔和数字系统设计》_试卷_答案专科《硬件描述语⾔和数字系统设计》
⼀、（共36题,共150分）
1. reg类型的数组通常⽤于描述存储器，reg [15: 0] MEM [0:1023];定义存储器字的位数为（2分）
A.1024
B.16
C.16384
D.1040
.标准答案：B
2. 下列关于同步有限状态机的描述错误的是（）（2分）
A.状态变化只能发⽣在同⼀个时钟跳变沿；
B.状态是否变化要根据输⼊信号，只要输⼊条件满⾜，就会⽴刻转⼊到下⼀个状态。

C.在时钟上升沿，根据输⼊信号的变化，确定电路状态
D.利⽤同步状态机可以设计出极其复杂灵活的数字逻辑电路系统
.标准答案：B
3. 关于如下描述，正确的说法是
( ) （2分）
A.这种描述是错误的
B.该电路不可综合
C.该电路不可综合，但⽣成的不是纯组合逻辑
D.以上说法都不对
.标准答案：D
4. 下列关于流⽔线的描述错误的是( ) （2分）
A.流⽔线设计就是将组合逻辑系统地分割，并在各个部分（分级）之间插⼊寄存器，并暂存中间数据的⽅法；
B.设计流⽔线⽬的是提⾼数据吞吐率
C.流⽔线缩短了在⼀个时钟周期内给的那个信号必须通过的通路长度，从⽽可以提⾼时钟频率
D.增加流⽔线长度可以节省更多延迟，流⽔线越长，⾸次延迟越⼤，系统频率就会降低。

.标准答案：D
5. 以下关于Top-Down的设计⽅法不正确的描述是( ) （2分）
A.Top-Down的设计⽅法⾸先从系统设计⼊⼿；
B.Top-Down设计中的系统总体仿真与所选⼯艺有关
C.Top-Down的设计⽅法从顶层进⾏功能划分和结构设计
D.⾃顶向下的设计⽅法可以早期发现结构上的错误
.标准答案：B
6. 在verilog中，下列哪些操作⼀定是单bit？（）（2分）
A.==
B.^
C.>
D.&&
.标准答案：A,B,C,D
7. 下⾯哪些是verilog的关键字（）（2分）
A.input
B.assign
C.write
D.module
.标准答案：A,B,D
8. 全球主要的FPGA⼚家有（）（2分）
A.Xilinx
B.Altera
C.Broadcom
/doc/1830848533687e21ae45a947.html ttice
.标准答案：A,B,D
9. ⼤规模数字逻辑设计原则，正确的说法有（）（2分）
A.异步设计原则
B.组合时序电路分开原则
C.⾯向RTL的原则
D.先电路后代码的原则
.标准答案：B,C
10. 下⾯有关SRAM,DRAM的叙述，正确的有（）（2分）
A.DRAM存储单元的结构⽐SRAM简单
B.DRAM⽐SRAM成本⾼
C.DRAM⽐SRAM速度快
D.DRAM要刷新，SRAM不刷新
.标准答案：A,D
11. 阻塞赋值与⾮阻塞赋值的差别及其各⾃的使⽤环境。

（10分）标准答案：⾮阻塞（non-blocking)赋值语句(b
12. 下⾯是线性反馈移位寄存器的Verilog实现，请找出语法错误的地⽅，并修改
（20分）
标准答案：`define UD #1
module LFSR(SYSCLK,RST_B,DO);
input SYSCLK;
input RST_B;
output [7:0]DO;
wire SYSCLK;
wire RST_B;
reg [7:0] DO; parameter INIT=8'b1001_0001;
parameter COFF=8'b1111_0011;
wire [7:0] DO_N;
//M4 count.
always@ (posedge SYSCLK or negedge RST_B)
begin
if(!RST_B)
DO else
DO end
assignDO_N[0]=DO[7];
assignDO_N[1]=COFF[6] ?DO[1]^DO[7] : DO[0];
assignDO_N[2]=COFF[5] ?DO[2]^DO[7] : DO[1];
assignDO_N[3]=COFF[4] ?DO[3]^DO[7] : DO[2];
assignDO_N[4]=COFF[3] ?DO[4]^DO[7] : DO[3];
assignDO_N[5]=COFF[2] ?DO[5]^DO[7] : DO[4];
assignDO_N[6]=COFF[1] ?DO[6]^DO[7] : DO[5];
assignDO_N[7]=COFF[0] ?DO[7]^DO[7] : DO[6];
endmodule
13. 在以下定义的标识符中，选择定义正确的⼀个标识符（）（2分）
A.34net
B.
C.
D.
.标准答案：C
14. 由于线⽹类型代表的是物理连接线，因此它不存贮逻辑值，必须由器件所驱动。

当⼀个wire类型的信号没有被驱动时，缺省值（）（2分）
A.1
B.0
C.x
D.z
.标准答案：D
15. 信号没有定义数据类型时，缺省为( )类型（2分）
A.reg
B.wire
C.tri
D.不可⽤
.标准答案：B
16. 输⼊端⼝可以由net/register驱动，但输⼊端⼝只能是( ) （2分）
A.reg
B.wire
C.integer
D.tri
.标准答案：B
17. 输出端⼝可以是net/register类型，输出端⼝只能驱动（2分）
A.reg
B.wire
C.integer
D.tri
.标准答案：B
18. 在verilog设计中，下列说法正确的是（）（2分）
A.在边沿敏感时序逻辑代码中，应使⽤⾮阻塞赋值（）
B.要always 块产⽣组合逻辑时应使⽤阻塞赋值（）
C.模运算符“”是可综合的
D.如果setup时间不满⾜，可以降低时钟频率来解决
.标准答案：A,B,C,D
19. 同步电路设计中出现setup时间不满⾜，可以采取哪些措施解决（）？（2分）
A.减⼩信号延时
B.降低时钟频率
C.pipeline
D.增加时钟频率
.标准答案：A,B,C
20. 下列逻辑电路中不属于时序电路的是（）（2分）
A.译码器
B.触发器
C.数据选择器
D.编码器
.标准答案：A,C,D
21. LATCH与DFF的区别有（）（2分）
/doc/1830848533687e21ae45a947.html TCH由电平触发，⾮同步控制,DFF由时钟延触发，同步控制
/doc/1830848533687e21ae45a947.html TCH容易产⽣⽑刺，DFF则不容易
C.在ASIC中LATCH的集成度⽐DFF⾼
D.在FPGA中DFF的集成度⽐LATCH⾼
.标准答案：A,B,C,D
22. 下⾯关于组合逻辑反馈环的说法中正确的是？（）（2分）
A.组合环路是数字逻辑设计中不稳定性和不可靠性最常见的原因之⼀
B.在数字逻辑设计中应该避免组合逻辑反馈环
C.组合逻辑反馈环能够提⾼系统⼯作频率
D.组合逻辑反馈环中没有寄存器的反馈
.标准答案：A,B,D
23. 解释什么是有限状态机（FSM），其包括哪两种不同的类型，并解释它们的区别。

（10分）
标准答案：系统的⾏为如果在不同的时间(环境)下，其⼯作不同，并且⾏为可以分成所谓的有限的状态以及不重叠的程序块时，系统显现出了状态⾏为。

有限状态机(FSM)，是表⽰有限个状态以及在这些状态之间的转移和动作等⾏为的数学模型。

其⼀般包括3个要素:1.状态(当前状态、下⼀个状态)；2.输⼊信号(事件)；3.输出控制信号(相应操作)。

根据有限状态机是否使⽤输⼊信号，设计⼈员经常将其分为Moore型有限状态机和Mealy型有限状态机两种类型。

1.Moore型有限状态机其输出信号仅与当前状态有关，即可以把Moore型有限状态的输出看成是当前状态的函数。

2.Mealy型有限状态机其输出信号不仅与当前状态有关，⽽且还与所有的输⼊信号有关，即可以把Mealy型有限状态机的输出看成是当前状态和所有输⼊信号的函数。

24. 下⾯是4位并⾏输⼊数据转换成1位串⾏数据的电路Verilog实现，请找出语法错误的地⽅，并修改
（20分）
标准答案：下⾯是4位并⾏输⼊数据转换成1位串⾏数据的电路Verilog实现，请找出语法错误的地⽅，并修改
25. Verilog连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（）（2分）
A.supply
B.strong
C.pull
D.weak
.标准答案：B
26. 在verilog HDL的端⼝申明语句中，⽤（）关键字申明端⼝为双向⽅向？（2分）
A.input
B.output
C.inout
D.INOUT .标准答案：C
27. 在verilog HDL的always块语句中的语句是_______语句。

（）（2分）
A.顺序
B.并⾏
C.顺序或并⾏
D.不⼀定
.标准答案：D
28. Verilog HDL定义了⼀系列保留字，叫做关键词，指出下列哪⼀个不属于关键词（）（2分）
A.wire
B.input
C.begin
D.task
.标准答案：C
29. 不完整的IF语句，其综合结果可实现（）（2分）
A.三态控制电路
B.条件相或的逻辑电路
C.双向控制电路
D.时序逻辑电路
.标准答案：
30. 下⾯关于moore状态机与mealy状态机的说法中正确的是?（）（2分）
A.Moore型状态机：下⼀状态只由当前状态决定
B.Mealy型状态机：下⼀状态不但与当前状态有关，还与当前输⼊值有关
C.Moore型状态:下⼀状态不但与当前状态有关，还与当前输⼊值有关
D.Mealy型状态机:下⼀状态只由当前状态决定
.标准答案：A,B
31. 下⾯关于FPGA的叙述中正确的是？（）（2分）
A.FPGA⾥有很多现成寄存器结构的电路
B.FPGA⾥有很多现成的锁存器结构电路
C.FPGA内部包括了IOB(输⼊输出模块)CLB(可配置逻辑模块)和内部连线三部分
D.FPGA是ASIC电路中设计周期最短、开发费⽤最低、风险最⼩的器件之⼀。

.标准答案：A,C,D
32. 下列关于function和task的叙述中正确的是？（）（2分）
A.task通常⽤于调试
B.Function只含有input参数，由函数名返回⼀个结果
C.Task可以有input output和inout参数
D.task可以包含其他任务或函数
.标准答案：A,B,C,D
33. 下列关于阻塞赋值与⾮阻塞赋值的说法中正确的是（）（2分）
A.阻塞赋值完成该赋值语句后才能做下⼀句的操作
B.使⽤⾮阻塞赋值的always块内的赋值语句同时被赋值
C.建议在时序逻辑中使⽤阻塞赋值
D.建议在时序逻辑中使⽤⾮阻塞赋值
.标准答案：A,B,D
34. 模拟信号要变成⼆进制数字信号必须经过的处理过程包括（）（2分）
A.采样
B.量化
C.存储
D.编码
.标准答案：A,B,D
35. 下⾯是按键计数器的Verilog实现，并把计数结果显⽰到数码管请找出语法错误的地⽅，并修改
（20分）
标准答案：下⾯是按键计数器的Verilog实现，并把计数结果显⽰到数码管请找出语法错误的地⽅，并修改
36. 分别介绍如下三个专业术语的意思：SOC、ASIC、IP核（10分）
标准答案：SOC:（System on Chip）技术是⼀种⾼度集成化、固件化的系统集成技术。

使⽤SOC技术设计系统的核⼼思想，就是要把整个应⽤电⼦系统全部集成在⼀个芯⽚中。

IP核:
IP（Intellectual Property）
IP是是⼀种预先设计好的甚⾄已经过验证的具有某种确定功能的集成电路、器件或部件。

⽤于产品应⽤专⽤集成电路（ASIC）或者可编辑逻辑器件（FPGA）的逻辑块或数据块。

将⼀些在数字电路中常⽤但⽐较复杂的功能块，如FIR滤波器，SDRAM控制器，PCI接⼝等等设计成可修改参数的模块，让其他⽤户可以直接调⽤这些模块，这样就⼤⼤减轻了⼯程师的负担，避免重复劳动。

随着
CPLD/FPGA 的规模越来越⼤，设计越来越复杂，使⽤IP核是⼀个发展趋势。

ASIC:
ASIC(Application Specific Integrated Circuit)
即专⽤集成电路，是指应特定⽤户要求和特定电⼦系统的需要⽽设计、制造的集成电路。