QFN封装技术简介PPT课件
合集下载
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Gold
Sn
Epoxy compound
Leadframe
Copper/Alloy
IC封裝材料
Substrate
Solder balls
BT Resin
Solder Alloy
*
Chip
Substrate
Chip
Substrate
Chip
Substrate
Underfill
Encapsulant
(a) System without underfill
Solder plating
Forming
*
Mounting Methods with the PCB 與PCB的銜接方式 1. Pin-through-hole (SIP, DIP) 2. Surface Mount Technology (TSOP, 插件方式 QFP, BGA) 貼片方式 Lead Distributions 引腳分佈 1. Single (SIP) 2. Dual (TSOP) 3. Quad (QFP) 4. BGA 單列 雙列 四列 矩陣
ABC World Leading Wafer FAB
Trimming
Solder plating
Forming
傳統 IC PACKAGE 工藝二
*
Marking
ABC
ABC
ABC
ABC
Flux Printing
Vacuum
Ball Attach
Reflow
BGA PACKAGE 工藝一
*
QFN封裝流程
Packing & Delivery
*
Wafer Grinding
Wafer Mount
Die Saw
Die Bond
1st Plasma Clean
Wire Bond
Molding
2nd Plasma Clean
Post Mold Cure
Marking
Ball Mount
Package Saw
Taping (Optional)
Wafer Mount
UV curing (Optional)
Curing (for ink)
Back Marking (Optional)
Molding
Trimming
PLATE
Post Mold Curing
Leadframe Type Standard Cycle Time : 3.5 days
Final Visual Inspection
Packing
Package Mount
Pick & Place
miniBGA Standard Cycle Time : 5 days
miniBGA封裝流程
*
Molding compound
Gold wire
Epoxy (Silver paste)
Die晶片
Gold wire金綫
LOC tape LOC膠帶
Leadframe with Down-set導綫架下置
LOC (Lead-on-chip)導綫架上置
Package Types and Applications封裝類型及應用
*
Stacked wiring
Multi-layer
1st bond
QFN封裝趨勢
*
摩爾定律
摩爾定律是指：IC上可容納的電晶體數目，約每隔18個月便會增加一倍，性能也將提升一倍。 摩爾定律是由英特爾(Intel)名譽董事長摩爾經過長期觀察發現得之。摩爾定律是指一個尺寸相同的晶片上，所容納的電晶體數量，因製程技術的提升，每十八個月會加倍，但售價相同；晶片的容量是以電晶體（Transistor）的數量多寡來計算，電晶體愈多則晶片執行運算的速度愈快，當然，所需要的生產技術愈高明。 若在相同面積的晶圓下生產同樣規格的IC，隨著製程技術的進步，每隔一年半，IC產出量就可增加一倍，換算為成本，即每隔一年半成本可降低五成，平均每年成本可降低三成多。就摩爾定律延伸，IC技術每隔一年半推進一個世代。 摩爾定律是簡單評估半導體技術進展的經驗法則，其重要的意義在於長期而，IC製程技術是以一直線的方式向前推展，使得IC產品能持續降低成本，提升性能，增加功能。 台積電董事長張忠謀先生曾表示，摩爾定律在過去30年相當有效，未來10~15年應依然適用。
*
結 論
為什麼一定要發展QFN 呢?
*
省材料成本 (傳統工藝可達成)
*
省材料成本(傳統工藝可達成)
*
QFN (省料)
*
節省廠房投資與機器設備
*
晶圓級的QFN
*
END
*
Wire Bonding Examples焊綫視圖
*
Lead bonding on chip引腳焊在晶片上
Solder bonds on chip錫球植在晶片上
Connection Examples 接綫舉例
*
Epoxy compound 流動模擬圖 1
*
Epoxy compound 流動模擬圖 2
Singulation
Saw Singulation
Router
ABC 27 Dec
ABC 27 Dec
ABC 27 Dec
ABC 27 Dec
Punch
BGA PACKAGE 工藝二
*
Back-side Marking (Laser/ink)
QFN PACKAGE 工藝
ABC World Leading Wafer FAB
mini BGA (Ball Grid Array球閘陣列封裝)
*
Curing (for epoxy)
Die Bond
Die Saw
Wire Bond
Die Coating (Optional)
O/S Test (Optional)
Forming
De-taping (Optional)
Grinding (Optional)
Epoxy (Silver paste) 環氧樹脂（銀膠）
Die attach pad 貼Die 墊
Molding compound模壓膠體
Epoxy (Silver paste)銀膠
Die晶片
Gold wire金綫
Solder ball錫球
BT resin 樹脂基片
Through hole貫穿孔
(b) System underfill
(c) System encapsulated
Solder flip chip interconnect systems
晶片
錫球
PCB載板
*
Silicon Chip
Filled Epoxy Encapsulant
FR-4 Carrier
Solder flip chip interconnect systems
IC封裝趨勢 QFN & BGA封裝外觀尺寸 QFN & BGA封裝流程 IC封裝材料 三種封裝代表性工藝介紹 QFN封裝的可靠度 結論
目 錄
*
根據摩爾第一定律，芯片的集成度每18個月提高一倍，而價格下降 50％ ，產品的生命周期僅2.53年這就決定了集成電路行業需要大量的資金和研發投入，半導體封裝產業已經邁入所謂成熟期。 根據天下雜誌2002 的100大企業調查，企業平均獲利水準約在1.3%，創下十七年來的最低，正式宣告微利化時代的來臨。一般在開始規模約在50 部銲線機，其投資額約在十億左右(含廠房與設施)。產品從雙排腳到平面四面腳/膠帶線/球陣列/影像感應/薄膜晶體，因大部份同質性均高，造成價格互相之間的排擠效應。而數個集團如安可、日月光、矽品，亦夾其大公司、資本雄厚的優勢，試圖合併其他較小的公司，以利其價格之主宰。同時大公司亦佔有〝量大〞的優勢，故與廠商的議價能力相當高，如日月光可依據價格自由選擇廠商或更換廠商。而與購買者議價能力，則受幾家大廠的殺價狀況所影響，致使購買者的轉換成本加大。而未來低腳數球陣列產品亦漸漸被QFN產tional – Leadframe Type (PDIP, SOP, TSOP, QFP) 傳統封裝（導綫架型）
Advanced – Substrate Type (BGA) 高級-基片型封裝
Molding compound膠體
Leadframe 導綫架
Gold wire 金綫
Die晶片
Package
Lead
PCB
Mounting Methods with the PCB 與PCB的銜接方式
QFN
*
QFN封裝品質的可靠度
ASM JEDEC MO-220 QFN Package
JEDEC 是电子工业联盟的半导体工程标准化组织
*
QFN封裝品質的可靠度
*
QFN封裝品質的可靠度
*
QFN封裝品質的可靠度
*
Epoxy compound 流動模擬圖 3
*
Epoxy compound 流動模擬圖 4
*
Wafer back-side grinding
Die sawing
Epoxy paste
Die attach
Wire bonding
Molding
傳統 IC PACKAGE 工藝一
*
Back-side Marking (Laser/ink)
*
Trend of Assembly 封裝趨勢圖
CSP & QFN
*
*
產品演進圖片
TSOP
QFN
BGA
TSOP
QFN
BGA
*
QFN封裝外觀尺寸
*
Die
Substrate (BT laminate)
Solder ball
A
B
C
D
E
mini BGA Cross section小型BGA截面圖
F
Sn
Epoxy compound
Leadframe
Copper/Alloy
IC封裝材料
Substrate
Solder balls
BT Resin
Solder Alloy
*
Chip
Substrate
Chip
Substrate
Chip
Substrate
Underfill
Encapsulant
(a) System without underfill
Solder plating
Forming
*
Mounting Methods with the PCB 與PCB的銜接方式 1. Pin-through-hole (SIP, DIP) 2. Surface Mount Technology (TSOP, 插件方式 QFP, BGA) 貼片方式 Lead Distributions 引腳分佈 1. Single (SIP) 2. Dual (TSOP) 3. Quad (QFP) 4. BGA 單列 雙列 四列 矩陣
ABC World Leading Wafer FAB
Trimming
Solder plating
Forming
傳統 IC PACKAGE 工藝二
*
Marking
ABC
ABC
ABC
ABC
Flux Printing
Vacuum
Ball Attach
Reflow
BGA PACKAGE 工藝一
*
QFN封裝流程
Packing & Delivery
*
Wafer Grinding
Wafer Mount
Die Saw
Die Bond
1st Plasma Clean
Wire Bond
Molding
2nd Plasma Clean
Post Mold Cure
Marking
Ball Mount
Package Saw
Taping (Optional)
Wafer Mount
UV curing (Optional)
Curing (for ink)
Back Marking (Optional)
Molding
Trimming
PLATE
Post Mold Curing
Leadframe Type Standard Cycle Time : 3.5 days
Final Visual Inspection
Packing
Package Mount
Pick & Place
miniBGA Standard Cycle Time : 5 days
miniBGA封裝流程
*
Molding compound
Gold wire
Epoxy (Silver paste)
Die晶片
Gold wire金綫
LOC tape LOC膠帶
Leadframe with Down-set導綫架下置
LOC (Lead-on-chip)導綫架上置
Package Types and Applications封裝類型及應用
*
Stacked wiring
Multi-layer
1st bond
QFN封裝趨勢
*
摩爾定律
摩爾定律是指：IC上可容納的電晶體數目，約每隔18個月便會增加一倍，性能也將提升一倍。 摩爾定律是由英特爾(Intel)名譽董事長摩爾經過長期觀察發現得之。摩爾定律是指一個尺寸相同的晶片上，所容納的電晶體數量，因製程技術的提升，每十八個月會加倍，但售價相同；晶片的容量是以電晶體（Transistor）的數量多寡來計算，電晶體愈多則晶片執行運算的速度愈快，當然，所需要的生產技術愈高明。 若在相同面積的晶圓下生產同樣規格的IC，隨著製程技術的進步，每隔一年半，IC產出量就可增加一倍，換算為成本，即每隔一年半成本可降低五成，平均每年成本可降低三成多。就摩爾定律延伸，IC技術每隔一年半推進一個世代。 摩爾定律是簡單評估半導體技術進展的經驗法則，其重要的意義在於長期而，IC製程技術是以一直線的方式向前推展，使得IC產品能持續降低成本，提升性能，增加功能。 台積電董事長張忠謀先生曾表示，摩爾定律在過去30年相當有效，未來10~15年應依然適用。
*
結 論
為什麼一定要發展QFN 呢?
*
省材料成本 (傳統工藝可達成)
*
省材料成本(傳統工藝可達成)
*
QFN (省料)
*
節省廠房投資與機器設備
*
晶圓級的QFN
*
END
*
Wire Bonding Examples焊綫視圖
*
Lead bonding on chip引腳焊在晶片上
Solder bonds on chip錫球植在晶片上
Connection Examples 接綫舉例
*
Epoxy compound 流動模擬圖 1
*
Epoxy compound 流動模擬圖 2
Singulation
Saw Singulation
Router
ABC 27 Dec
ABC 27 Dec
ABC 27 Dec
ABC 27 Dec
Punch
BGA PACKAGE 工藝二
*
Back-side Marking (Laser/ink)
QFN PACKAGE 工藝
ABC World Leading Wafer FAB
mini BGA (Ball Grid Array球閘陣列封裝)
*
Curing (for epoxy)
Die Bond
Die Saw
Wire Bond
Die Coating (Optional)
O/S Test (Optional)
Forming
De-taping (Optional)
Grinding (Optional)
Epoxy (Silver paste) 環氧樹脂（銀膠）
Die attach pad 貼Die 墊
Molding compound模壓膠體
Epoxy (Silver paste)銀膠
Die晶片
Gold wire金綫
Solder ball錫球
BT resin 樹脂基片
Through hole貫穿孔
(b) System underfill
(c) System encapsulated
Solder flip chip interconnect systems
晶片
錫球
PCB載板
*
Silicon Chip
Filled Epoxy Encapsulant
FR-4 Carrier
Solder flip chip interconnect systems
IC封裝趨勢 QFN & BGA封裝外觀尺寸 QFN & BGA封裝流程 IC封裝材料 三種封裝代表性工藝介紹 QFN封裝的可靠度 結論
目 錄
*
根據摩爾第一定律，芯片的集成度每18個月提高一倍，而價格下降 50％ ，產品的生命周期僅2.53年這就決定了集成電路行業需要大量的資金和研發投入，半導體封裝產業已經邁入所謂成熟期。 根據天下雜誌2002 的100大企業調查，企業平均獲利水準約在1.3%，創下十七年來的最低，正式宣告微利化時代的來臨。一般在開始規模約在50 部銲線機，其投資額約在十億左右(含廠房與設施)。產品從雙排腳到平面四面腳/膠帶線/球陣列/影像感應/薄膜晶體，因大部份同質性均高，造成價格互相之間的排擠效應。而數個集團如安可、日月光、矽品，亦夾其大公司、資本雄厚的優勢，試圖合併其他較小的公司，以利其價格之主宰。同時大公司亦佔有〝量大〞的優勢，故與廠商的議價能力相當高，如日月光可依據價格自由選擇廠商或更換廠商。而與購買者議價能力，則受幾家大廠的殺價狀況所影響，致使購買者的轉換成本加大。而未來低腳數球陣列產品亦漸漸被QFN產tional – Leadframe Type (PDIP, SOP, TSOP, QFP) 傳統封裝（導綫架型）
Advanced – Substrate Type (BGA) 高級-基片型封裝
Molding compound膠體
Leadframe 導綫架
Gold wire 金綫
Die晶片
Package
Lead
PCB
Mounting Methods with the PCB 與PCB的銜接方式
QFN
*
QFN封裝品質的可靠度
ASM JEDEC MO-220 QFN Package
JEDEC 是电子工业联盟的半导体工程标准化组织
*
QFN封裝品質的可靠度
*
QFN封裝品質的可靠度
*
QFN封裝品質的可靠度
*
Epoxy compound 流動模擬圖 3
*
Epoxy compound 流動模擬圖 4
*
Wafer back-side grinding
Die sawing
Epoxy paste
Die attach
Wire bonding
Molding
傳統 IC PACKAGE 工藝一
*
Back-side Marking (Laser/ink)
*
Trend of Assembly 封裝趨勢圖
CSP & QFN
*
*
產品演進圖片
TSOP
QFN
BGA
TSOP
QFN
BGA
*
QFN封裝外觀尺寸
*
Die
Substrate (BT laminate)
Solder ball
A
B
C
D
E
mini BGA Cross section小型BGA截面圖
F