用与非门组成的3线-8线译码器课程设计

哈尔滨理工大学
软件学院
课程设计报告
课程数字IC设计（双语）
题目 3线-8线译码器
班级集成12—1
专业集成电路设计与集成系统学生张铭
学号 1214020130 指导教师陆学斌
2014年12月31日
目录
1、课程设计目的介绍………………………………………………
2、课程设计题目介绍………………………………………………
3、课程设计报告内容………………………………………………
4、体会总结…………………………………………………………
5、参考书目…………………………………………………………
1.课程设计目的
训练学生综合运用学过的数字集成电路的基本知识，独立设计相对复杂的数字集成电路的能力。

2.课程设计题目
用与非门组成的3线-8线译码器
3.课程设计报告内容
3.1 设计要求
按题目要求的逻辑功能进行设计，电路各个组成部分须有设计说明；
必须采用网表输入法；
3.2 设计内容
拿到题目后首先进行电路设计。

然后在微机上进行HSPICE网表输入、编译和软件仿真，满足设计要求。

3.3 查找有关书籍设计电路原理图
3.4 根据原理图编写网表
*74 HC138
.include 'd:\lib\180nm_bulk.l'
.param Supply=1.8
.global Vdd Gnd
.opt scale=0.1u
Vdd Vdd Gnd 'Supply'
.subckt nand ina inb inc ind out
mpa out ina Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mpb out inb Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mpc out inc Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mpd out ind Vdd Vdd PMOS l=2 w=8 ad=8 pd=8 as=40 ps=40 mna out ina x Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 mnb x inb y Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 mnc y inc z Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 mnd z ind Gnd Gnd NMOS l=2 w=16 ad=16 pd=16 as=80 ps=80 .ends
.subckt nor ina inb inc out
mpa out ina x Vdd PMOS l=2 w=12 ad=12 pd=12 as=60 ps=60 mpb x inb y Vdd PMOS l=2 w=12 ad=12 pd=12 as=60 ps=60 mpc y inc Vdd Vdd PMOS l=2 w=12 ad=12 pd=12 as=60 ps=60 mna out ina Gnd Gnd NMOS l=2 w=2 ad=2 pd=2 as=10 ps=10 mnb out inb Gnd Gnd NMOS l=2 w=2 ad=2 pd=2 as=10 ps=10 mnc out inc Gnd Gnd NMOS l=2 w=2 ad=2 pd=2 as=10 ps=10 .ends
.subckt Inverter in out
mpa out in Vdd Vdd PMOS l=2 w=4 ad=4 pd=4 as=20 ps=20 mpb out in Gnd Gnd NMOS l=2 w=2 ad=4 pd=4 as=10 ps=10 .ends
x1 s1 s1b Inverter
x2 s1b s2b s3b s nor
x3 a0 a0b Inverter
x4 a1 a1b Inverter
x5 a2 a2b Inverter
x6 a0b a0bb Inverter
x7 a1b a1bb Inverter
x8 a2b a2bb Inverter
x9 a0b a1b a2b s y0b nand
x10 a0bb a1b a2b s y1b nand
x11 a0b a1bb a2b s y2b nand
x12 a0bb a1bb a2b s y3b nand
x13 a0b a1b a2bb s y4b nand
x14 a1b a2bb a0bb s y5b nand
x15 a0b a2bb a1bb s y6b nand
x16 a1bb a0bb a2bb s y7b nand
Cinv y1b Gnd 6000f
Vs1 s1 Gnd pulse 0 'Supply' 7.5ns 200ps 200ps 130ns 140ns Vs2b s2b Gnd pulse 'Supply' 0 0ns 200ps 200ps 100ns 110ns Vs3b s3b Gnd pulse 'Supply' 0 0ns 200ps 200ps 65ns 75ns Va0 a0 Gnd pulse 0 'Supply' 0ns 200ps 200ps 17.5ns 35ns Va1 a1 Gnd pulse 0 'Supply' 0ns 200ps 200ps 40ns 80ns Va2 a2 Gnd pulse 0 'Supply' 0ns 200ps 200ps 70ns 140ns .tran 100ps 140ns
.plot tran V(s1)
.end
3.5画图编写3线—8线译码器的功能表
说明：s1 s2b s3b 为附加的控制端，当s1 = 1，s2b + s3b = 0时，译码器处于工作状态，否则译码器被禁止，所有的输出端被封锁在高电平。

这三个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。

3.6用HSPICE和COSMOS-SCOPE进行仿真与功能表对比
a2 a1 a0 = 0 0 0 y0b = 0
a2 a1 a0 = 0 0 1 y1b = 0
a2 a1 a0 = 0 1 0 y2b = 0
a2 a1 a0 = 0 1 1 y3b = 0
a2 a1 a0 = 1 0 0 y4b = 0
a2 a1 a0 = 1 0 1 y5b = 0
a2 a1 a0 = 1 1 0 y6b = 0
a2 a1 a0 = 1 1 1 y7b = 0
通过仿真图与功能表的对比，可以证明译码器逻辑功能的正确性。

3.7优化通路延时
设输入端的电容为C
inv ，输出端的负载电容为5000C
inv
，从输入到输出任意找
一通路，优化通路延时，手工计算确定通路中每个门对应的晶体管的尺寸。

选择a0至y2b这一通路手动计算过程如下：
优化后与优化前的延时对比
优化后：上升延时 5.1ns 下降延时 185ps
优化前：上升延时 8.5ns 下降延时 3.1ns
4.总结
本次课程设计使我对课堂上的理论知识有了进一步的了解，并增强了对数字IC这门课程的兴趣。

但同时也暴露出我对知识点的掌握还不足等缺点。

加上在设计过程中遇到了一些问题，使得我必须查找相关资料，从而增长知识的同时也增强了解决问题和动手的能力，锻炼了做事细心、用心、耐心的能耐。

这一课程设计，使我向更高的精神和知识层次迈向一大步。

所以在以后的学习生活中，我会努力学习，培养自己独立思考的能力，积极参加多种设计活动，培养自己的综合能力，从而使得自己成为一个有综合能力的人才而更加适应社会。

最后，我要感谢各位老师的指导，谢谢！本次设计的顺利完成，离不开各位老师、同学们的帮助，在此，向老师、同学们表示感谢。

还要感谢学院、系为我们提供了一个良好的学习氛围和人文环境，这对我们以后的学习、工作、生活都会具有重要影响！
5.参考书目
［1］David A.Hodge, Analysis and Design of Digital Integrated Circuits in Deep Submicron Technology. Thrid Edition, 清华大学出版社，2006年
［2］阎石，《数字电子技术基础》，高等教育出版社，2006年。