HDL语言应用与设计试卷A卷(附答案)

中国矿业大学2010～2011学年第 二 学期 《HDL 语言应用与设计 》试卷（A ）卷 考试时间：100 分钟 考试方式：闭卷
学院_________班级_____________姓名 ___________学号____________
一、综合程序设计题（100分）
(1)请简答或画出基于verilog HDL 的数字系统设计流程（10分） (2)写出下图所示3选1的多路选择器的verilog 程序实现（行为描述方式）（10分）
（3）写出一位全加器的UDP 描述（15分）
（4）请编写5分频的Verilog 程序模块。

其中模块输入信号为：clk_in,reset(复位信号，低电平有效) 输出信号为:clk_out 。

（要求：使用行为描述方式）(15分)。

（5）请用循环语句实现一个从t=1000ns 时刻（假定一个仿真时间单位为1ns ）开始的 周期为100个仿真时间单位的时钟信号产生模块（10分）。

（6）编写一位全加器的verilog 的结构描述程序(15分)
(7) 请写一个用于比较两个整数的大小的比较器程序（用Verilog 函数实现）（10分）
（8）请给出如下图所示的一个4位移位寄存器结构的Verilog 结构描述程序（这个移位寄存器是由四个D 触发器(U1、U2、U3和U4)构成的。

其中seri_in 是这个移位寄存器的串行输入；clk 为移位时钟脉冲输入；clrb 为清零控制信号输入；Q[0] ～Q[3] 则是移位寄存器的并行输出）（15分）
注意：模块调用时端口对应方式要求使用端口位置关联方式。

Q[3]
Q[2]
Q[1]
Q[0]
（1）
（2）module sel_from_three(q，sela，selb，a，b，c )；input sela，selb，a，b，c；output q；
reg q；
always @(sela or selb or a or b or c)
begin
if (sela) q = a；
else if (selb) q = b；
else q = c；
end
endmodule
primitive carry(cout，cin，a，b )；
output cout；
input a ，b ，cin；
table //cout 对应的table表项//cin a b ：cout
0 0 0 ：0；
0 0 1 ：0；
0 1 0 ：0；
0 1 1 ：1：
1 0 0 ：0：
1 0 1 ：1；
1 1 0 ：1；
1 1 1 ：1；
endtable
endprimitive
primitive summ(sum，cin，a，b )；
output sum；
input a ，b ，cin；
table //sum对应的table表项
//cin a b ：sum
0 0 0 ：0；
0 0 1 ：1；
0 1 0 ：1；
0 1 1 ：0：
1 0 0 ：1：
1 0 1 ：0；
1 1 0 ：0；
1 1 1 ：1；
endtable
endprimitive
（4）
module div(clk_in,reset,clk_out);
parameter bitsize=3;
parameter L=4;
input clk_in,reset;
output clk_out;
reg [bitsize:1] count;
reg clk_out;
always @(posedge clk_in) begin
if(!reset)
count=0;
else
begin
if(count<(L))
count=count+1;
else
count=0;
end
clk_out=count[bitsize];
end
endmodule
（5）module clk_gen(clk)；output clk；
initial
begin
clk = 0；
#1000；
forever
#50 clk = ~clk；//被指定循环执行的语句end
endmodule
（6）
module full_adder (c_out，s_out，a_in，b_in，c_in )；output c_out，s_out；
input a_in，b_in，c_in；
wire w1，w2，w3；
parameter AND_DELAY=2；
parameter OR_DELAY=2；
parameter XOR_DELAY=4；
//元件实例语句
and #AND_DELAY A1 ( w1，a_in，b_in )；
and #AND_DELAY A2 ( w2，b_in，c_in )；
and #AND_DELAY A3 ( w3，c_in，a_in )；
or #OR_DELAY O1 ( cout，w1，w2，w3 )；
xor #XOR_DELAY X1 (s_out，a_in，b_in，c_in )；endmodule
（7）
function compare_2;
input a,b;
reg result_2;
begin
assign result_2=(a>=b)?1:0; compare_2=result;
end
endfunction
（8）
module shifter (seri_in，clk，clrb，Q )；input seri_in，clk，clrb；
output [3：0] Q；
// 模块实例语句，对D触发器模块进行调用d_flop U1 (Q[0]，seri_in，clrb，clk ) ，
U2 (Q[1]，Q[0]，clrb，clk ) ，
U3 (Q[2]，Q[1]，clrb，clk ) ，
U4 (Q[3]，Q[2]，clrb，clk ) ；endmodule。