基于74LS90数字电子钟逻辑电路的设计_印健健
基于74ls90的除法计数器的设计和探讨
2.1 除2、除5和除10计数器 因为74ls90包含有两个独立的（复位功能除外）计数器，一个
除2（触发器）和一个除5计数器。这两个计数器可以单独使用，也 可级联成一个除10计数器。
对用作除2计数器的情况，输入计数信号加到输入端INA（14 脚），输出取自输出端QA(12脚)，如图2所示。
利用74ls90设计除2、除3…直至除10的计数器电路设计方案， 供行业同仁借鉴和探讨。
2 基于74ls90的多种除法计数器的设计与研究
74LS90是二-五-十进制异步加法计数器，具有双时钟输入，并 具有清零和置数等功能，其引脚排列如图1所示。其管脚R 、 0（1） R0（2）是计数器置零端，同时为高电平时有效；R9（1）、R9（2）为置 9端，同时为高电平有效；QA、QB、QC、QD为数据输出端；INA、 INB为脉冲输入端。下面分别为除2~除10计数器的设计介绍。
这样输出端QC、QB分别接到复位零输入端R0(1)、R （ 0(2) 脚2、 3），在脚8QC端是非对称的除6输出。如图5所示。
图7 除8计数器原理图 2.7 除9计数器
因为9的BCD代码是1001，因此输出端QA、QD必须分别接到复 位零输入端R0(1)、R0(2)（脚2和3上），在输出端QD上得到非对称的 除9输出，如图7所示。
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本文利用74ls90设计了除2、除3…、直至除10计数器的设计方 案，通过了解这9个除法计算器的工作原理，读者可以举一反三， 利用两个或两个以上的74ls90设计出除11包括除11以上的除法计数 器方案，也就不是太困难。
图6 除7计数器原理图 2.6 除8计数器
这只需要把输出端QD（脚11）接到复位0输入端R0(1)、R 即 0(2) 可，从输出端QC上得到非对称的除8输出，如图7所示。
74LS90引脚图及引脚功能
74LS90引脚图及引脚功能之老阳三干创作74LS90计数器是一种中规模二一五进制计数器，管脚引线如图，功能表如表所示。
表3.6-1 7490功能表与输入B相接，构成8421BCD码计数器；A．将输出QAB．将输出Q与输入A相接，构成5421BCD码计数器；DC．表中H为高电平、L为低电平、×为不定状态。
74LS90逻辑电路图如图3.6-1所示，它由四个主从JK触发器和一些附加门电路组成，整个电路可分两部分，其中F A 触发器构成一位二进制计数器；F D 、F C 、F B 构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R 1、R 2和置位（置“9”）端S 1、S 2。
74LS90具有如下的五种基本工作方式：（1）五分频：即由F D 、F C 、和F B 组成的异步五进制计数器工作方式。
（2）十分频（8421码）：将Q A 与CK 2联接，可构成8421码十分频电路。
（3）六分频：在十分频（8421码）的基础上，将Q B 端接R 1，Q C 端接R 2。
其计数顺序为000～101，当第六个脉冲作用后，出现状态Q C Q B Q A =110，利用Q B Q C =11反馈到R 1和R 2的方式使电路置“0”。
（4） 九分频：Q A →R 1、Q D →R 2，构成原理同六分频。
（5）十分频（5421码）：将五进制计数器的输出端Q D 接二进制计数器的脉冲输入端CK 1，即可构成5421码十分频工作方式。
此外，据功能表可知，构成上述五种工作方式时，S 1、S 2端最少应有一端接地；构成五分频和十分频时，R 1、R 2端亦必须有一端接地。
创作时间：贰零贰壹年柒月贰叁拾日。
基于十进制计数芯片74LS90的设计课程设计
基于十进制计数芯片74LS90的设计课程设计.目录1 设计框图与方案选择................................................11.1 设计思路 (1)1.2 方案的选择与论证 (1)2 单元电路的分析与设计 (3)2.1 脉冲电路设计 (3)2.2显示电路设计 (4)2.2.1 计数器的设计 (4)2.2.2 显示单元电路 (5)2.2.3 控制电路.............................................. 6 3 总体电路设计...................................................... 7 4 系统调试与仿真.................................................... 8 5 实物制作与调试................................................... 10 结束语............................................................. 11 参考文献.. (12)..1 设计框图与方案选择1.1 设计思路首先，本次电子秒表的设计任务要求计数精度可达百分之一秒，因此基准脉冲应该获得频率为100HZ的脉冲信号。
要求可显示时间99.99秒，因此每一位都为十进制位。
控制部分可用三个控制键分别进行启动、暂停、清零功能。
分别实现以上模块功能，即可设计出符合要求的电子秒表。
显示部分译码器计数电路启动暂停多谐振荡清零电路电路原理方框图图11.2 方案的选择与论证方案一基于十进制计数芯片74LS90的设计..题目要求达到可计数99.99秒，则需要四个数码管;要求计数分辨率为0.01秒，那么我们需要相应频率的信号发生器。
可采用集成电路555定时器与电阻和电容组成的多谐振荡器。
实验： 时序逻辑电路实验
实验： 时序逻辑电路实验一、 实验目的（1）学习集成电路计数器74LS90、74LS163的使用方法。
（2）用74LS90构成数字频率计及电子表计时电路。
二、 实验仪器(1) 双线示波器 （2）数字万用表(3) TES-1电子技术学习机三、 实验内容实验13.1 十进制计数器74LS90的使用(一) 用一片74LS90组件按BCD 码接成八进制计数器，其四个输出端接到实验箱上的译码电路的输入端，而在CP A 端送入单脉冲，验证其逻辑功能。
如图13.1所示。
(二) 用两片74LS90按BCD 码接成24进制计数器，计数结果的显示方式同(一)。
(三) 用一片74LS90按5421码接成八进制计数器，其四个输出端分别接到实验箱里的发光二极管上，计数信号仍用手动单脉冲，观察显示结果。
(四) 用两片74LS90按5421码接成24进制计数器，计数结果的显示方式同(三)。
实验13.2 四位同步二进制计数器74LS163的使用(一) 试用一片74LS163按8421码接成八进制计数器，并将计数结果用实验箱上的译码显示电路显示出来，注意将其清零方式与74LS90相比较。
(二) 试利用两片74LS163组件的置入端和进位端，构成24进制计数器。
C B A7D 译码电路Q D Q C Q B CP A Q A单脉冲学习机图13.1 74LS90实验13.3 数字频率计（一）数字频率计原理数字频率计是一个能测出某一变化信号的频率并用数字形式显示测量结果的仪器。
图13.2为数字频 率计的基本框图。
图中，设u x 是经过整形的某一频率的被测脉冲信号，当持续1秒钟的闸门控制信号到来后，与非门（闸门）处于开门状态，u x 得以通过，进入计数器并被累计起来。
1秒钟后，闸门控制信号为0，闸门关闭，于是显示器上显示的数字就是“脉冲数／秒”，这正是u x 的频率数。
（二）实验电路说明1.数字频率计电路原理图如图13.3所示，其中四位十进制计数显示系统在实验箱上已接好，实验者的任务是完成其余部分（称为时序控制部分）的接线。
74LS90引脚图及引脚功能
74LS90引脚图及引脚功能74LS90计数器是一种中规模二一五进制计数器,管脚引线如图3.6-1,功能表如表3.6—1所示。
表3。
6—1 7490功能表A ． 将输出Q A 与输入B 相接，构成8421BCD 码计数器； B ． 将输出Q D 与输入A 相接,构成5421BCD 码计数器；C ． 表中H 为高电平、L 为低电平、×为不定状态。
74LS90逻辑电路图如图3.6—1所示,它由四个主从JK 触发器和一些附加门电路组成，整个电路可分两部分，其中F A 触发器构成一位二进制计数器；F D 、F C 、F B 构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0”端R 1、R 2和置位(置“9”）端S 1、S 2。
74LS90具有如下的五种基本工作方式：（1）五分频：即由FD 、FC、和FB组成的异步五进制计数器工作方式。
（2）十分频（8421码)：将QA 与CK2联接，可构成8421码十分频电路。
（3）六分频:在十分频（8421码）的基础上，将QB 端接R1，QC端接R2。
其计数顺序为000～101，当第六个脉冲作用后,出现状态QC QBQA=110，利用QBQC=11反馈到R1和R2的方式使电路置“0"。
（4）九分频：QA →R1、QD→R2，构成原理同六分频。
（5）十分频（5421码）：将五进制计数器的输出端QD接二进制计数器的脉冲输入端CK1，即可构成5421码十分频工作方式。
此外,据功能表可知，构成上述五种工作方式时，S1、S2端最少应有一端接地；构成五分频和十分频时，R1、R2端亦必须有一端接地。
74LS90的详细说明功能表
实验十七电子秒表一、实验目的1、学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。
2、学习电子秒表的调试方法。
二、实验原理图17－1为电子秒表的电原理图。
按功能分成四个单元电路进行分析。
1、基本RS触发器图17－1中单元I为用集成与非门构成的基本RS触发器。
属低电平直接触发的触发器，有直接置位、复位的功能。
它的一路输出Q作为单稳态触发器的输入，另一路输出Q作为与非门5的输入控制信号。
按动按钮开关K2（接地），则门1输出Q＝1；门2输出Q＝0，K2复位后Q、Q状态保持不变。
再按动按钮开关K1,则Q由0变为1，门5开启, 为计数器启动作好准备。
Q 由1变0，送出负脉冲，启动单稳态触发器工作。
基本RS触发器在电子秒表中的职能是启动和停止秒表的工作。
2、单稳态触发器图17－1中单元Ⅱ为用集成与非门构成的微分型单稳态触发器，图17－2为各点波形图。
单稳态触发器的输入触发负脉冲信号vi 由基本RS触发器Q端提供，输出负脉冲vO通过非门加到计数器的清除端R。
静态时，门4应处于截止状态，故电阻R必须小于门的关门电阻ROff。
定时元件RC 取值不同，输出脉冲宽度也不同。
当触发脉冲宽度小于输出脉冲宽度时，可以省去输入微分电路的RP 和CP。
单稳态触发器在电子秒表中的职能是为计数器提供清零信号。
图17－1 电子秒表原理图3、时钟发生器图17－1中单元Ⅲ为用555定时器构成的多谐振荡器，是一种性能较好的时钟源。
，使在输出端3获得频率为50HZ的矩形波信号，当基本RS触发器调节电位器 RWQ＝1时，门5开启，此时50HZ脉冲信号通过门5作为计数脉冲加于计数器①的计数输入端CP。
2图17－2单稳态触发器波形图图17－3 74LS90引脚排列4、计数及译码显示二—五—十进制加法计数器74LS90构成电子秒表的计数单元，如图17－1中单元Ⅳ所示。
其中计数器①接成五进制形式，对频率为50HZ的时钟脉冲进行五分频，在输出端QD取得周期为0.1S的矩形脉冲，作为计数器②的时钟输入。
74LS90引脚功能及真值表
74LS90引脚功能及真值表在数字电路中，74LS90 是一种常用的计数器芯片。
了解它的引脚功能和真值表对于正确设计和使用数字电路至关重要。
74LS90 是一款二五十进制异步计数器，它由四个主从 JK 触发器和一些附加门电路组成。
这款芯片具有较为灵活的计数功能，可以实现二进制、五进制和十进制的计数。
先来说说 74LS90 的引脚功能。
它一共有 14 个引脚，分别为：引脚 1 是 CP0，也就是时钟输入 0。
当 CP0 输入脉冲时，芯片内部的二进制计数器会进行计数操作。
引脚 2 是 Q0，是二进制计数器的输出端。
引脚 3 是 Q1，同样是二进制计数器的输出端。
引脚 4 是地（GND），用于芯片的接地连接。
引脚 5 是 CP1，即时钟输入 1。
引脚 6 是 Q2，为五进制计数器的输出端。
引脚 7 是 Q3，也是五进制计数器的输出端。
引脚 8 是电源（VCC），通常连接＋5V 电源。
引脚 9 是 R0(1)，是复位输入端 1。
引脚 10 是 R0(2)，为复位输入端 2。
引脚 11 是 S9(1)，是置 9 输入端 1。
引脚 12 是 S9(2)，是置 9 输入端 2。
引脚 13 是 Q0'，是二进制计数器反相输出端。
引脚 14 是 Q3'，是五进制计数器反相输出端。
了解了引脚功能，接下来看看 74LS90 的真值表。
当复位输入端R0(1)和R0(2)同时为“1”时，计数器被复位，Q0、Q1、Q2、Q3 输出均为“0”。
当置 9 输入端 S9(1)和 S9(2)同时为“1”时，计数器被置为“9”，即 Q3、Q2、Q1、Q0 的输出为 1001。
在二进制计数模式下，如果 CP0 输入脉冲，Q0 会按照二进制的规律进行计数，从 0 到 1 变化，Q1 则在 Q0 从 1 变为 0 时发生变化。
在五进制计数模式下，当 CP1 输入脉冲时，Q2 和 Q3 会按照五进制的规律进行计数。
在十进制计数模式下，通过将二进制计数器和五进制计数器级联，可以实现十进制计数。
74ls90电子秒表说明书
第１章绪论１.１选题的目的随着电子技术的发展，电子技术在各个领域的运用也越来越广泛。
人们对它的认识也逐渐加深。
作为一个学习电子专业的大学生，我们不但要有扎实的基础知识、课本知识，还应该有较强的动手能力。
现实也要求我们既精通电子技术理论，更要掌握电子电路设计、实验研究和调试技术。
１.2 设计的要求1.2.1设计题目和设计指标设计题目：电子秒表。
设计指标：1. 计数范围000~999。
2. 具有启动、暂停、停止功能。
1.2.2 设计功能电子秒表是重要的记时工具,广泛运用于各行各业中。
它可广泛应用于对运动物体的速度、加速度的测量实验,还可用来验证牛顿第二定律、机械能守恒等物理实验,同时也适用于对时间测量精度要求较高的场合.测定短时间间隔的仪表。
作为一种测量工具，电子秒表相对其它一般的记时工具具有便捷、准确、可比性高等优点，不仅可以提高精确度，而且可以大大减轻操作人员的负担，降低错误率。
第２章方案设计2.1电路的方框图电路的方框图主要由脉冲产生电路、控制及分频电路、计数电路、译码驱动电路及显示电路等单元电路的综合电路组成。
如图2—1所示。
图2-1 电子秒表电路方框图2.2 方案介绍脉冲产生电路由NE555构成的多谐振荡器，是一种能产生矩形波的自激振荡器，也称矩形波发生器。
多谐振荡器没有稳态，只有两个暂稳态。
在工作时电路在这两个稳态之间自动的交替变换，由此产生矩形脉冲信号，常用作脉冲信号源及时序电路中的时钟信号。
并且555定时器的比较器灵敏度高，输出驱动电流大，功能灵活且电路结构简单计算简单。
因此在本电路中采用NE555定时器构成的多谐振荡器作为振荡源。
控制及分频电路（1）启动，停止的功能利用基本RS触发器控制秒表的启动与停止。
（2）暂停的功能用一个开关控制振荡器的输出端与分频电路的输入端的开合。
合则继续，开则暂停。
计数电路74LS90 是异步二—五—十进制加法计数器，它既可以作二进制加法计数器，又可以作五进制和十进制加法. 将12脚与1脚相连组成十进制计数器。
中规集成计数器74LS90构成电子钟电路仿真
中规集成计数器74LS90构成电子钟电路仿真例1 用74LS90构成七进制计数器。
74LS90的清零端是高电平有效，因此采用与逻辑反馈，将与门的输出接到直接复位端R01、R02。
由于在0000→0001→0010→0011→0100→0101→0110→（0111）所有状态中Q2Q1Q0同时为1的状态只有0111这个状态，也只在0111这个状态出现时才为1，因此可以用代替Cr来控制清零端。
接线图如a所示。
图a例1的仿真电路如图b所示。
输出波形如图c所示。
仿真时，数码显示管依次显示0、1、2、3、4、5、6，共7个数，因此实现了七进制。
分析示波器波形，可直观看到0111这个状态持续时间极短，马上输出状态为0000。
图b图c例2 用74LS90构成24进制计数器。
解：先将两片74LS90接成100进制计数器，在此基础上，再利用74LS90的异步清零功能，跳过多余状态。
循环状态为0~23，因为74LS90是异步清零，所以多出一个状态，即当输出状态是24时，R0R1=1。
24=（0010 0100）8421BCD，因此，当输出状态=0010 0100时，R0R1=1。
电路的连线图如图d所示。
仿真电路如图e所示。
仿真开始先清零。
图d图e例3 用74LS90构成电子钟，显示时、分、秒。
分别用两片74LS90构成60进制，实现秒、分计时，用两片74LS90构成24进制，实现小时计时。
秒的计数脉冲由仿真软件提供，分的计数脉冲由秒提供，小时的计数脉冲由分提供，具体仿真电路如图f所示。
电路中增加了整体清零按键。
图fU274LS90N&&CTRDIV2DIV5QA 12QB9QD 11QC 8INB1R916R927R012INA14R023U5DCD_HEXU674LS90N&&CTRDIV2DIV5QA 12QB9QD 11QC 8INB1R916R927R012INA14R023V21kHz 5 VU7DCD_HEXJ1Key = SpaceVCC5VJ2Key = SpaceU374LS90N&&CTRDIV2DIV5QA 12QB9QD 11QC 8INB1R916R927R012INA14R023U4DCD_HEXU874LS90N&&CTRDIV2DIV5QA 12QB9QD 11QC 8INB1R916R927R012INA14R023U9DCD_HEXJ3Key = SpaceVCC5VJ4Key = SpaceU1174LS90N&&CTRDIV2DIV5QA 12QB9QD11QC 8INB1R916R927R012INA14R023U12DCD_HEXU1374LS90N&&CTRDIV2DIV5QA 12QB9QD11QC8INB1R916R927R012INA14R023U14DCD_HEX J5Key = SpaceVCC5VJ6Key = SpaceU16A74LS08N&U16B74LS08N&U16C74LS08N&电子表仿真演示电路秒分小时。
基于74ls90芯片的数字钟实验中遇到的问题
基于74ls90芯片的数字钟实验中遇到的问题
在基于74LS90芯片的数字钟实验中，可能会遇到一些常见的问题。
以下是一些可能的问题和解决方法：
1. 电路连接错误：请检查芯片引脚连接是否正确，确保每个引脚都连接到正确的位置。
2. 时钟信号问题：检查时钟信号源是否正常工作，并确保时钟信号正确输入到74LS90芯片的时钟输入引脚。
3. 74LS90芯片配置错误：确保芯片的工作模式和配置正确设置。
根据实验要求，选择正确的计数模式和重置方式。
4. 电源问题：检查芯片和其他电子元件的电源是否稳定，确保电源电压符合芯片的工作要求。
5. 显示问题：如果数字时钟的显示不正确，可能是由于数码管连接错误或者驱动电路问题。
请检查数码管的连接和驱动电路的正常工作。
6. 信号干扰：在数字电路实验中，可能会遇到信号干扰的问题。
请确保信号线路的布局合理，并采取必要的屏蔽和滤波措施来减少干扰。
如果以上方法都无法解决问题，建议参考实验手册或向实验指导老师寻求帮助，他们可以提供更具体的指导和建议。
74集成电路系列的数字钟的设计
基于multisim 10.0的数字时钟仿真设计一、设计目的1、综合运用数字电路的知识，掌握数字时钟的设计方法。
2、掌握计数器、译码器、分频器的设计原理和设计方法。
3、掌握运用仿真软件multisim 10.0设计综合数字电路的方法。
二、设计意义数字时钟是用数字集成电路构成的、用数码显示的一种现代计时器，与传统机械表相比，它具有走时准确、校时方便、显示直观、无机械传动装置等特点，因而广泛应用于车站、码头、机场、商店等公共场所。
在控制系统中，数字时钟也常用来做定时控制的时钟源。
三、设计要求1、设计一个具有时、分、秒的十进制数字显示的计时器。
2、具有手动校时、校分的功能。
3、通过开关能实现小时的十二进制和二十四进制转换。
4、具有整点报时的功能。
5、用74系列集成电路设计实现6、电路实现的各功能部分用子电路表示。
四、数字时钟的工作原理数字时钟由振荡器、分频器、计数器、译码显示、报时等电路组成。
其中，振荡器和分频器组成标准秒信号发生器，直接决定计时系统的精度。
系统具有时、分、秒的十进制数字显示，因此，应有计数电路分别对“秒脉冲”、“分脉冲”和“时脉冲”计数；由不同进制的计数器、译码器和显示器组成计时系统。
将标准秒信号送入采用六十进制的“秒计数器”，每累计60s就发出一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用六十进制计数器，每累计60min，发出一个“时脉冲”信号，该信号将被送到“时计数器”。
“时计数器”采用二十四进制或十二进制计数器，可实现对一天24h或10h的累计。
译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码显示器显示出来，可进行整点报时，计时出现误差时，可以用校时电路校时、校分。
数字时钟的原理框图如图1所示。
图1 数字时钟的原理框图五、单元电路设计单元电路分为小时计时模块、分钟和秒计时模块、整点译码电路、时钟产生电路、校时电路等。
待单元电路设计完成后，将各单元电路进行封装连接得到总体电路，进行总体电路的仿真、调试，最终完成数字时钟的设计。
74LS90引脚图及引脚功能
74LS90引脚图及引脚功能74LS90计数器是一种中规模二一五进制计数器，管脚引线如图3。
6-1，功能表如表3。
6-1所示。
表3.6—1 7490功能表A ． 将输出Q A 与输入B 相接，构成8421BCD 码计数器； B ． 将输出Q D 与输入A 相接,构成5421BCD 码计数器；C ． 表中H 为高电平、L 为低电平、×为不定状态。
74LS90逻辑电路图如图3。
6-1所示，它由四个主从JK 触发器和一些附加门电路组成，整个电路可分两部分，其中F A 触发器构成一位二进制计数器；F D 、F C 、F B 构成异步五进制计数器,在74LS90计数器电路中，设有专用置“0”端R 1、R 2和置位(置“9”）端S 1、S 2。
74LS90具有如下的五种基本工作方式:（1）五分频：即由FD 、FC、和FB组成的异步五进制计数器工作方式。
（2）十分频（8421码）:将QA 与CK2联接，可构成8421码十分频电路。
（3）六分频：在十分频（8421码）的基础上，将QB 端接R1，QC端接R2。
其计数顺序为000～101,当第六个脉冲作用后，出现状态QC QBQA=110,利用QBQC=11反馈到R1和R2的方式使电路置“0”。
（4）九分频:QA →R1、QD→R2，构成原理同六分频。
（5）十分频（5421码)：将五进制计数器的输出端QD接二进制计数器的脉冲输入端CK1，即可构成5421码十分频工作方式。
此外,据功能表可知，构成上述五种工作方式时，S1、S2端最少应有一端接地；构成五分频和十分频时，R1、R2端亦必须有一端接地。
集成计数器74LS90测试及分频
集成计数器74LS90的测试与分频一、实验目的1、掌握二—十进制（BCD码）异步计数器的工作原理和设计方法2、掌握中规模集成二—五—十进制（BCD码）异步计数器74LS90的功能及应用3、熟悉任意进制计数器的设计与实现二、实验器材双踪示波器、函数信号发生器、三路直流稳压电源、万用表、74LS90三、实验原理异步集成计数器74LS9074LS90为中规模TTL集成计数器，可实现二分频、五分频和十分频等功能，它由一个二进制计数器和一个五进制计数器构成。
其引脚排列图和功能表如下所示：异步计数器7490功能描述：1、以CP0(CPA)为计数脉冲，Q0(QA)为输出，得到一位二进制计数器。
2、以CP1(CPB)为计数脉冲，Q3Q2Q1(QDQCQB)为输出，得到5进制计数器，计数状态为（Q3Q2Q1）：000、001、010、011、100，Q3为CP1的5分频输出。
3、R0(1)R0(2)为11时QDQCQBQA输出为0000；R9(1)R9(2)为11时QDQCQBQA输出为1001。
4、8421BCD码十进制计数器接法，输出高位到低位的顺序为QDQCQBQA，QD为最高位。
5、5421BCD码十进制计数器接法，输出高位到低位的顺序为QAQDQCQB，QA为最高位。
异步计数器7490内部逻辑图：集成电路74LS00为四组2输入端与非门（正逻辑）其引脚排列图和功能表如下所示：四、实验内容1、使用74LS90实现8421BCD码十进制计数器(十分频器)，使用示波器测量波形2、在8421BCD码十进制计数器设计六进制计数器（六分频器），有置零法和置九法两种方案3、十进制以上以上计数器：用两片74LS90构成一个BCD码的37进制计数器和100进制计数器五、实验步骤1、8421BCD码十进制计数器电路图观察多路信号时，以周期最长的一路信号作为最小周期，该实验中以QD为基准，为了便于观察绘制波形，示波器屏幕小格与CP调整成2:1的关系。
(完整word版)数字电子技术基础习题册答案7-11
第7章时序逻辑电路【7-1】已知时序逻辑电路如图 7.1所示，假设触发器的初始状态均为 0。
(1 )写出电路的状态方程和输出方程。
(2) 分别列出X=0和X=1两种情况下的状态转换表，说明其逻辑功能。
(3) 画出X=1时，在CP 脉冲作用下的 Q i 、Q 2和输出Z 的波形。
解：1 .电路的状态方程和输出方程Q ； 1Q 2 1Z Q 1Q 2CP2. 分别列出X=0和X=1两种情况下的状态转换表，见题表 7.1所示。
逻辑功能为 当X=0时，为2位二进制减法计数器；当 X=1时，为3进制减法计数器。
3. X=1时，在CP 脉冲作用下的 Q 1、Q 2和输出Z 的波形如图7.1(b)所示。
【7-2】电路如图7.2所示，假设初始状态 Q a Q b Q c =000。
(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。
(2) 试分析该电路构成的是几进制的计数器。
X=0X=1 Q 2 Q 1 Q 2 Q 1 0 0 0 0 1 1 1 0 1 0 0 1 01 0图7.1题表7.1 图 7.1(b)图7.2解：1 .写出驱动方程3 .列出状态转换表见题表7.2，状态转换图如图7.2（b ）所示。
4 .由FF a 、FF b 和FF c 构成的是六进制的计数器。
【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或Q ）填入下表触发方式计数器类型加法计数器减法计数器 上升沿触发［ 由（）端引出进位 由（）端引出借位 下降沿触发 由（）端引出进位由（）端引出借位解：题表7-3触发方式 加法计数器 减法计数器 上升沿触发下降沿触发由Q 端引岀进位 由Q 端引岀进位由Q 端引岀借位 由Q 端引岀借位【7-4】电路如图7.4（a ）所示，假设初始状态 Q 2Q 1Q O =OOO 。
1•试分析由FF 1和FF o 构成的是几进制计数器；2. 说明整个电路为几进制计数器。
列出状态转换表，画出完整的状态转换图和 作用下的波形图。
数字电子钟逻辑电路设计
数字电子钟逻辑电路设计
数字电子钟的逻辑电路设计包括以下步骤：
1. 时钟信号产生器设计：时钟信号产生器是整个数字电子钟的核心部分，它能够产生一个精确的方波信号，用于控制电子时钟的计时。
时钟信号产生器的设计可以使用基本的RC或LC
谐振电路，也可以使用晶体振荡器电路。
2. 计时器设计：数字电子钟需要计时器来记录时间。
计时器一般由两个计数器构成，分别用于计时小时和分钟。
计时器的设计可以使用74系列逻辑门或计数器芯片，例如CD4017。
3. 显示器设计：数字电子钟需要显示器来显示时间。
显示器可以采用数码管或液晶显示屏两种形式。
如果使用数码管，则需要使用BCD到七段数码管转换器芯片；如果使用液晶显示屏，则需要使用驱动芯片来控制液晶显示。
4. 声音效果设计：数字电子钟可以加入报时的声音效果。
声音效果可以使用蜂鸣器或喇叭来实现，需要使用驱动芯片来控制。
5. 电源和外围接口设计：数字电子钟需要电源供电，也需要与外围设备进行通信。
因此，电源和外围接口的设计也是数字电子钟的重要组成部分。
以上就是数字电子钟的逻辑电路设计的基本步骤，通过这些步骤可以实现一个稳定、精确的数字电子钟。
基于74LS90数字电子钟逻辑电路的设计
基于74LS90数字电子钟逻辑电路的设计
印健健
【期刊名称】《电子制作》
【年(卷),期】2013(0)17
【摘要】数字电子钟的设计与制作是学习数字电路极其重要的实践项目,文章对数字电子钟各部分电路的组成及基本工作原理作了较为详尽的分析,特别是创造性地对报时电路的工作原理采用列表的形式进行了详细分析和展示,解决了广大电子爱好者一直以来对报时电路工作原理难以理解的一大难题。
【总页数】2页(P4-4)
【关键词】脉冲信号发生器;分频器;计数器;译码显示电路;校时电路;整点报时电路【作者】印健健
【作者单位】江苏商贸职业学院电子系
【正文语种】中文
【中图分类】TN791
【相关文献】
1.数字电子钟逻辑电路设计 [J], 邓旭聪
2.数字电子钟逻辑电路设计 [J], 邓旭聪
3.基于74系列芯片的数字电子钟设计 [J], 徐东;李思琦;王知屹
4.基于EDA技术的数字电子钟设计 [J], 高皑琼
5.基于Multisim 14仿真设计的多功能数字电子钟 [J], 金子涵;任致远;史旭东;王胜铎
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实验7_74ls90任意进制计数器
(2)芯片的置数端和清零端是否连接正确。 (3)时钟信号输入是否正确。 (4)从输出端按逻辑功能状态往前一步一步排查。
六 实验总结
1.对实验过程中出现的问题进行分析讨论。 2.回答思考题，按要求写好实验报告。
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1、有时候读书是一种巧妙地避开思考 的方法 。20.1 2.1220. 12.12Sa turday, December 12, 2020
数字电子技术实验(实验7)
上海理工大学电工电子实验中心
实验七 任意进制计数器
一 实验目的
1.了解中规模集成电路的逻辑功能和各控制端的作用。 2.熟悉集成计数器74LS90的级联扩展。 3.掌握用集成计数器74LS90实现任意进制计数的方法。
二 预习要求
1.查找手册，熟悉74LS90的管脚排列及逻辑功能。 2.掌握用反馈归零法设计任意进制计数器的方法。 3.思考题： （1）欲构成二进制计数器，计数脉冲接至哪一个CP端？ （2）欲构成五进制计数器，计数脉冲接至哪一个CP端？ （3）欲构成二-五-十进制（8421码十进制）计数器，CP0、 CP1如何连接？
(1)用复位法实现8421码模6计数器。计数过程用发光二极管显 示，实验结果用状态表表示。
(2)用复位法或级联法实现8421码模15计数器，计数过程用发 光二极管显示，实验结果用状态表表示。
五 常见问题
1.芯片使用前不进行功能好坏的检测。 2.电源连接不正确，接地点接到-5V上或接到模拟电子实验箱 的电源上，非常危险，上电后芯片可能烧毁。 3.逻辑开关电平前的发光二极管不亮，检查进入数字实验箱的 电源连接线断。 4.实验箱电源连接正确，电路自查确定无误后，电路验证还是 不正确的情况下进行下面的排错检查：
74LS90引脚图及引脚功能
74LS90引脚图及引脚功能74LS90计数器是一种中规模二一五进制计数器，管脚引线如图3。
6-1，功能表如表3。
6-1所示。
表3.6-1 7490功能表A ． 将输出Q A 与输入B 相接,构成8421BCD 码计数器； B ． 将输出Q D 与输入A 相接，构成5421BCD 码计数器;C ． 表中H 为高电平、L 为低电平、×为不定状态。
74LS90逻辑电路图如图3。
6—1所示,它由四个主从JK 触发器和一些附加门电路组成，整个电路可分两部分，其中F A 触发器构成一位二进制计数器；F D 、F C 、F B 构成异步五进制计数器，在74LS90计数器电路中，设有专用置“0"端R 1、R 2和置位（置“9”)端S 1、S 2.74LS90具有如下的五种基本工作方式：（1）五分频：即由FD 、FC、和FB组成的异步五进制计数器工作方式.（2）十分频(8421码）：将QA 与CK2联接，可构成8421码十分频电路.(3)六分频:在十分频（8421码）的基础上，将QB 端接R1，QC端接R2。
其计数顺序为000～101，当第六个脉冲作用后，出现状态QC QBQA=110，利用QBQC=11反馈到R1和R2的方式使电路置“0”。
(4）九分频：QA →R1、QD→R2,构成原理同六分频。
（5）十分频(5421码）：将五进制计数器的输出端QD接二进制计数器的脉冲输入端CK1，即可构成5421码十分频工作方式.此外，据功能表可知,构成上述五种工作方式时，S1、S2端最少应有一端接地；构成五分频和十分频时,R1、R2端亦必须有一端接地。