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第4章数的表示方法和算术运算电路【习题答案】
4.1按照公式（4－1）将下列十进制数按权展开。

(2357.68) 10 , (146.52) 10
【解】
(2357.68) 10 = 2×103 + 3×102 + 5×101 + 7×100 + 6×10-1 + 8×10-2
(146.52) 10 = 1×102 + 4×101 + 6×100 + 5×10-1 + 2×10-2
4.2按照公式（4－2）将下列二进制数按权展开。

(1011.01) 2 , (1101.101) 2
【解】
(1011.01) 2 = 1×23 + 0×22 + 1×21 + 1×20 + 0×2-1 + 1×2-2
(1101.101) 2 = 1×23 + 1×22 + 0×21 + 1×20 + 1×2-1 + 0×2-2 + 1×2-3
4.3将下列二进制数转换为八进制数。

(1011.010) 2 , (101101.001) 2
【解】
(1011.010) 2 = [ (001)(011).(010) ]2 = [ 13.2 ]8
(101101.001) 2 = [ (101)(101).(001) ]2 = [55.1]8
4.4将习题4.3中的二进制数转换为十六进制数。

【解】
(1011.010) 2 = [1011).(0100) ]2 = [ B.4 ]16
(101101.001) 2 = [ (0010)(1101).(0010) ]2 = [2D.2]16
4.5将习题4.3中的二进制数转换为十进制数。

【解】
(1011.010) 2 = 1×23 +0×22 +1×21 + 1×20 +0×2-1 +1×2-2 + 0×2-3
= 8 + 0 + 2 + 1 + 0 + 0.25 + 0
= 11.25
(101101.001) 2 = 1×25 +0×24 + 1×23 + 1×22 + 0×21 + 1×20 +0×2-1 + 0×2-2 + 1×2-3 = 32 + 0 + 8 + 4 + 0 + 1 + 0 + 0 + 0.125
= 45.125
1
2
4.6 将下列十进制数转换为二进制数。

(21) 10 , (31.5) 10 , (127.25) 10 ,
【解】 (1) (21) 10
低位
高位
( 21 )10 = ( 10101 )2
(2) (31.5) 10
先转换整数部分：
低位
高位
（31）10 = （11111）2 再转换小数部分：
(0.5)10 = (0.1)2
于是
3
(31.5) 10 = （11111.1）2
（3） (127.25) 10 先转换整数部分：
低位
高位
（127）10 = （1111111）2 再转换小数部分：
(0.25)10 = (0.01)2
于是
(127.25) 10 = （1111111.01）2
4.7 写出下列有符号二进制数的原码、补码和反码。

4.8 设计算机内部采用二进制数原码形式，最高位为符号位，请给出下列原码所对应的真值。

4.9
4.10
4.11已知[X]补和[Y]补，求[X + Y]补和[X－Y]补，并判断是否有“溢出”发生。

请注意，表中各数
据的最高位为符号位（仅1个符号位）。

4.12例4.13完成了补码形式的有符号二进制数加法/减法器的设计过程，请你在Quartu sⅡ上运行一
遍，包括：
（1）创建一个新项目add_subtracter.qpf。

（2）创建有符号二进制数加法/减法器的VHDL描述文件add_subtracter.vhd。

（3）编译，综合出目标电路的网表文件。

（4）创建模拟器所需的激励信号波形文件。

（5）运行模拟器，分析模拟器提供的波形，判断此电路的功能是否与预期相符。

4.13例4.14完成了1位8421码十进制数加法器的设计过程，请你在Quartu sⅡ上运行一遍，要求与
习题4.12相同。

4
5
4.14 例4.15完成了3位8421码十进制数加法器的设计过程（原理图描述），请你在Quartu s Ⅱ上运
行一遍，要求与习题4.12相同。

4.15 例4.16完成了3位8421码十进制数加法器的设计过程（VHDL 描述），请你在Quartu s Ⅱ上运
行一遍，要求与习题4.12相同。

4.16 * 设计一个1位8421码的十进制数减法器，假定被减数x(3..0)和减数y(3..0)都是正数。

将设计方
案在Quartu s Ⅱ上运行一遍，要求与习题4.12相同。

【解】
1. 画出8421码十进制数减法器的框图：
8421 cout BCD cin
减法器
被减数 减数 x(3..0) y(3..0)
结果s(3..0)
来自低位的借位cin
向高位的借位cout
2. 实现8421码十进制数减法器的方案：
3.校正电路功能表:
4.VHDL 行为描述：
LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;
USE IEEE.std_logic_unsigned.ALL; -- operator '-' is overwrited in the package;
Entity BCD_subtracter IS
PORT (
x, y: IN std_logic_vector( 3 DOWNTO 0 );
cin: IN std_logic;
cout: OUT std_logic;
6
s: OUT std_logic_vector( 3 DOWNTO 0 ) );
END BCD_subtracter;
ARCHITECTURE behav OF BCD_subtracter IS BEGIN
PROCESS (x, y, cin )
VARIABLE temp : std_logic_vector( 4 DOWNTO0 ); BEGIN
temp := ( '0' & x ) - y - cin ;
cout <= temp(4);
IF temp(4) = '0' THEN
s <= temp( 3 DOWNTO 0 );
ELSE
s <= 16 - temp( 3 DOWNTO 0 );
END IF;
END PROCESS;
END behav;
5.功能模拟波形：
7。