(完整版)山东大学电子设计自动化试卷3

五、VHDL程序设计：（16分）

设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。

(a) 用if语句。(b) 用case语句。(c) 用when else语句。

Library ieee;

Use ieee.std_logic_1164.all;

Entity mymux is

Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入

Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入

Cout : out std_logic_vector(1 downto 0) );

End mymux; 六、根据原理图写出相应的VHDL程序：（10分）

七、综合题（20分）

下图是一个A/D 采集系统的部分，要求设计其中的FPGA 采集控制模块，该模块由三个部分构成：控制器（Control ）、地址计数器（addrcnt ）、内嵌双口RAM （adram ）。控制器（control ）是一个状态机，完成AD574的控制，和adram 的写入操作。Adram 是一个LPM_RAM_DP 单元，在wren 为’1’时允许写入数据。试分别回答问题 放大

采样/保持AnalogIn 信号预处理FPGA采集控制

adram

（lpm_ram_dp）Control

AD574CS ADData 12

CE A0

RC K12_8地址

计数器

CLK

ClkInc Cntclr wraddr 10wren rddata 12rddata rdaddr 10

121STATUS 下面列出了AD574的控制方式和控制时序图

AD574逻辑控制真值表（X 表示任意） CE CS RC K12_8 A0

工 作 状 态 0 X X X X 禁止 X 1 X X X 禁止 1 0 0 X 0 启动12位转换 1 0 0 X 1 启动8位转换 1 0 1 1 X 12位并行输出有效 1 0 1 0 0 高8位并行输出有效 1

1

1

低4位加上尾随4个0有效

AD574工作时序：

问题：

1. 要求AD574工作在12位转换模式，K12_8、A0在control 中如何设置？

2. 试画出control 的状态机的状态图

3. 地址计数器每当ClkInc 时钟上升沿到达，输出地址加1，请对该模块进行VHDL 描述。

Library ieee;

Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all;

Entity cnt10 is Port ( ClkInc, Cntclr : in std_logic; -- 时钟信号和清零信号输入

Wraddr : out std_logic_vector (9 downto 0) );

End cnt10;