数字逻辑数字频率计的设计课程设计报告

滁州学院

课程设计报告

课程名称：数字逻辑课程设计

设计题目：数字频率计的设计

系别：网络与通信工程系

专业：网络工程（无线传感器网络方向）组别：第七组

起止日期:2012年5月28日～2012年6 月18日指导教师:姚光顺

计算机与信息工程学院二○一二年制

课程设计任务书

目录

1绪论 (1)

1.1设计背景 (1)

1.2主要工作和方法 (1)

1.3本文结构 (1)

2相关知识 (1)

2.1数字频率计概念...................................................................................................................... .. (1)

2.2数字频率计组成 (1)

3系统设计 (2)

4系统实现 (2)

4.1计数译码显示电路 (2)

4.2控制电路 (3)

5系统测试与数据分析 (5)

6课程设计总结与体会 (8)

6.1设计总结 (8)

6.2设计体会 (8)

结束语 (9)

参考文献 (9)

附录 (10)

致谢 (12)

1绪论

1.1设计背景

数字频率计是一种基础测量仪器，到目前为止已有 30 多年的发展史。早期，设计师们追求的目标主要是扩展测量范围，再加上提高测量精度、稳定度等，这些也是人们衡量数字频率计的技术水平，决定数字频率计价格高低的主要依据。目前这些基本技术日臻完善，成熟。应用现代技术可以轻松地将数字频率计的测频上限扩展到微频段。

随着科学技术的发展，用户对数字频率计也提出了新的要求。对于低档产品要求使用操作方便，量程（足够）宽，可靠性高，价格低。而对于中高档产品，则要求有高分辨率，高精度，高稳定度，高测量速率；除通常通用频率计所具有的功能外，还要有数据处理功能，统计分析功能，时域分析功能等等，或者包含电压测量等其他功能。这些要求有的已经实现或者部分实现，但要真正完美的实现这些目标，对于生产厂家来说，还有许多工作要做，而不是表面看来似乎发展到头了。

随着数字集成电路技术的飞速发展，应用计数法原理制成的数字式频率测量仪器具有精度高、测量范围宽、便于实现测量过程自动化等一系列的突出特点。

1.2主要工作和方法

设计一个数字频率计。要求频率测量范围为1Hz-10kHz。数字显示位数为四位静态十进制计数显示被测信号。先确定好数字频率计的组成部分，然后分部分设计，最后组成电路。

1.3本文结构

本文第1部分前言主要说明频率计的用处和广泛性。第2部分简要说明了本次课程设计的要求。第3部分概要设计大致的勾画出本次设计的原理框架图和电路的工作流程图。第4部分简要说明4位二进制计数器74160的原理和搭建计数译码显示电路的原理，同时分析控制电路的功能，形成控制电路图，及搭建显示电路和控制电路的组合原理图。第5部分调试与操作说明，介绍相关的操作和输入不同频率是电路的显示情况。

2相关知识

2.1数字频率计介绍

2.1.1数字频率计概念

数字频率计是一种直接用十进制数字现设被测信号频率的一种测量装置，它不仅可以测量正弦波、方波、三角波等信号的频率，而且还可以用它来测量被测信号的周期。经过改装，在电路中增加传感器，还可以做成数字脉搏计、电子称、计价器等。因此，数字频率计在测量物理量方面有广泛的应用。

2.1.2数字频率计组成

数字频率计由振荡器、分频器、放大整形电路、控制电路、计数译码显示电路等部分组成。其中的控制脉冲采用时钟信号源替代，待测信号用函数信号发生器产生。数字频结构原理框图如图3.1

所示。

图3.1 数字频率计结构图

3 系统设计

数字频率计由振荡器、分频器、放大整形电路、控制电路、计数译码显示电路等部分组成。由振荡器的震荡电路产生一标准频率信号，经分频器分频得到控制脉冲。控制脉冲经过控制器中的门电路分别产生选通脉冲、锁存信号和清零信号。待测信号经过限幅、运放的放大、施密特整形之后，输出一个与待测信号同频率的矩形脉冲信号，该信号在检测门经过与选通信号合成，产生计数信号。计数信号并与锁存信号和清零复位信号共同控制计数、锁存和清零三个状态，然后通过数码显示器件显示。此实例主要分析频率计的工作原理，因此对振荡器、分频器、放大整形电路略过，着重对控制电路以及计数译码显示电路的设计。其中的控制脉冲采用时钟信号源替代，待测信号用函数信号发生器产生。

4系统实现

4.1计数译码显示电路

选用带译码器的集成十进制计数芯片CD40110，该芯片有锁存控制端，可对计数进行锁存。计数部分只显示锁存后的数据，每锁定一次，计数部分跳动一次，更新数据，如此往复。因为仿真时受元器件的限制，通过讨论，最终选用4位二进制计数器74160，且要求显示四位，因此使用4组74160和数码管。将各计数器的LOAD、ENP、ENT分别接高电平，个位的CLK端外接计数信号，低位的进位端接高位的CLK端，各芯片的CLR端连接起来外接清零信号，4个输出端接数码管，以此实现一个能显示4位十进制的计数器，图4.1为连接后的电路。

图4.1 计数译码显示电路

4.2控制电路

控制电路是整个数字频率计正常工作的核心部分，需仔细分析各种频率信号（计数、选通、锁存、清零）的时序关系，以最终控制计数译码显示电路的工作状态。由于功能要求识别的最小频率是1Hz，因此将选通信号的高电平时间定为1s，在这个时间段内允许待测信号输入进行计数，锁存和清零信号的输出均为高电平。在选通信号为低电平时关闭闸门，计数停止，处于数据锁存的时间段，此时的锁存信号为低电平，清零信号仍为高电平，直到选通信号的下一个高电平到来之前（开始下一个计数），清零信号端输出一个低电平实现数码管显示的清零，准备进入下一个计数周期。如此往复，以实现待测信号频率的反复测量。这几个信号的工作时序如图4.2所示。

选通信号

计数信号…

锁存信号

清零信号

图4.2 控制电路各频率信号时序关系

当JK触发器的J、K端同时接高电平时，输出端的状态会随着每输入一个脉冲改变一次。因此JK触发器输入端的频率是输出端的两倍，这就是通常认为的二分频。将输出端加到下一个JK触发器的时钟端又可实现频率的再次二分频，以此类推可实现频率的逐次分频，电路连接图如图4.3。