电子科大高级计算机系统结构_总结

高级计算机系统结构
第二章 Intel 系列处理器
三、80286的工作模式
(一) 实地址模式
(二) 虚地址保护模式
1. 虚地址保护模式的基本概念
(1) 虚地址 (2) 保护
保护什么? —对存储空间的(数据和程序的)保护 为什么需要保护? — 多任务机制的引入
保护的具体内容是什么? — 地址空间上的保护
执行某任务的时间)
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三、流水线的相关与冲突 1、流水线相关
第三章 并行技术和高端处理器
数据相关(真数据相关)、名相关、控制相关
2、流水线冲突 (1) 数据冲突 (2) 控制冲突 (3)资源冲突
四、分支预测技术 分为静态分支预则和动态分支预则。
第二节 向量处理技术
1. 水平(横向)处理方式 2. 垂直(纵向)处理方式 3. 分组(纵横)处理方式
例1. 假设一种指令集的每一条指令的执行分为三个阶 段,分别为“取指”、“译码”、“执行”, 每一阶 段所需时间分别为1个时钟、2个时钟、3个时钟, 每一个时钟长度为t。试画出连续执行5条指令的 流水线执行图, 并给出执行N条指令所需时间的表 达式(不考虑数据相关、控制相关等流水线阻塞)。
t 2t 3t
2. 处理器中的“准备好”信号READY的作用是什么? 3. 说明如何计算80286的虚地址空间。
4. 什么是地址流水线？它的作用是什么?
5. 在Intel8086处理器中, 任务切换标志的含义和作用 是什么?
6. 在80386/80486中, 地址线中为什么没有A0和A1, 在 这种情况下, 如何实现对存储器的访问？
高级计算机系统结构 课程总结
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第二章 Intel 系列处理器
第二章 Intel 系列处理器
第一节 Intel 8086
一、内部组成结构
1、两大功能模块 (1) 执行部件 EU (2) 接口部件 BIU
2、寄存器组成
(1) 通用寄存器 (2) 指针及变址寄存器 (3) 段寄存器 (4) 专用寄存器
RISC和CISC的结合
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第三章 并行技术和高端处理器
二、Pentium MMX
新增加57条多媒体信息处理指令 片内Cache容量从16K增加到32K SIMD技术: 一条指令同时处理多个数据 积和运算功能(如计算X=a0b0a1b1…a7b7) 饱和计算功能
8个64位寄存器MM0 ~MM7(由FPU数据寄存器 R0~R7映射而来)
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第二章 Intel 系列处理器
第四节 Intel 80486处理器
主要改进: ① 增加了数据的猝发传送方式; ② 指令预取队列长度, 由16字节增加到32字节; ③ 片内集成了8K的Cache, 并支持片外Cache; ④ 片内集成了浮点协处理器FPU; ⑤ 支持数据位的奇偶校验; ⑥ 指令流水线方式
心组成, 每个核心拥有独立的1MB L2缓存以及
执行单元。取消了对HT技术的支持。
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第三章 并行技术和高端处理器
八、CORE2 处理器 (酷睿2)
双核结构 Wide Dynmaic Execution — 4组Decoder, 双核共享L2 Cache, 减少了共享FSB的时延 每颗核心 拥有3个独立预取器 改进了功耗管理 预解码功能－“Macro-Fusion技术(宏融合技术 )” 存储器消歧(Memory Disambigutaion)
方法4: Cache清除 任一部件写入共享主存前, 清除系统中所 有Cache内容, 使Cache不再有过时数据。
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三、Cache主要性能指标
等效访问时间: T= TC +(1–)Tm 命中率: = Nc
Nc + Nm
加速比:
SP=
Tm T
=
1 (1–)+ (TC
Tm )
第二章 Intel 系列处理器
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第二章 Intel 系列处理器
三、80386的保护模式
分段和分页两种存储管理模式, 分段管理模式的工 作原理与80286基本相同。
分页管理:
采用二级查表机制将线性地址转换位物理地址: 第一级表: 页目录 第二级表: 页表 保护属性在页目录项和页表项的相应字段中体现 为加快地址转换速度: TLB表(快表 )
FD E
FD
E
F
D
E
F
D
E
F
D
E
从执行时空图可以看出, 执行N条指令所需时间为: T=6t＋(N–1)3t
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第三章 并行技术和高端处理器
第三节 高档微处理器
一、 Pentium基本型 超级标量结构 双Cache (指令Cache和数据Cache分离) 分支预测技术 64位数据总线
据是
。
6. 在任务门和TSS描述子中, 均未提供TSS的偏移量,
其原因是
。
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第三章 并行技术和高端处理器
第三章 并行技术和高端处理器
提高并行性的三种技术途径 (1) 时间重叠 (2) 资源重复 ( 并行技术和高端处理器
第一节 流水线技术
一、指令流水线基本概念 二、流水线性能指标
实地址模式: 与8086相同
虚地址保护模式: 存放选择子, 而非段基地址
状态寄存器FR, 增加了3位: NT、 IOPL
新增机器状态字MSW (16位寄存器)
15
4 32 10
TS EM MP PE
二、80286地址流水线
简述:当前周期发出下一个周期所需要的地址; 或 上一个周期发出当前周期所需要的地址。
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六、 Pentium IV
第三章 并行技术和高端处理器
主要特点:
1. 新增指令, 增强多媒体信息/3维信息等处理能力; 2. 系统总线的速率400M; 3. 流水线级数提高到20级; 4. 高级动态执行(可以检查126条指令, 并决定执行顺序)
5. 执行跟踪缓存 (用于存储已解码的微指令OPs)
解决方法: (1) 直写方式(通写、透写)
(2) 回写方式 (写回)
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第二章 Intel 系列处理器
2、Cache内容过时
(1) 发生过时的条件
多机(多处理器)系统
各处理器有自己的Cache
多处理器共享一部分内存区域
(2) 过时的原因
某CPU向自身Cache写入新内容并同时写入对
提供了支持, 加强对多用户/多任务运行的管理能
一、力80。286微处理器的结构 (一) 主要构成
IU 指令部件 EU 执行部件
相当于8086的EU
AU 地址部件 BU 总线部件
相当于8086的BIU
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第二章 Intel 系列处理器
(二) 寄存器的结构
通用寄存器、指针、变址寄存器与8086相同。 段寄存器与8086相同, 用法上有所区别:
三、80486的引脚功能
1. 数据奇偶校验引脚 DP3 DP2 DP1 DP0 2. 奇偶校验检查位 PCHK
3. 总线宽度控制 BS16 BS8
4. 猝发传送控制 BRDY BLAST
问答题
1. 是否在所有的处理器中, 都需要有类似于Intel系列处 理器的M/IO引脚信号, 为什么?如果需要, 如何在读 写逻辑线路中利用该引脚, 画出线路图, 并予以说明。
四种数据类型: 紧缩字节/紧缩字/紧缩双字/四字
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第三章 并行技术和高端处理器
三、 Pentium Pro
将CISC指令集转换为RISC指令集
双穴封装技术
14级流水线和指令乱序执行 寄存器重命名(Register renaming)
四、 Pentium II 在Pentium Pro体系结构中引入MMX功能;
二级Cache从256K增加到512K;
增加了可重命名的段寄存器
五、 Pentium III
新增70条指令(增强多媒体信息/3维信息/等处理能力; 增强的SIMD技术(既能处理整数也能处理浮点数); 256KB二级Cache集成在芯片核心内(非双穴封装); 处理器分离模式: 允许SIMD-FP和MMX并行使用
二、存储器的结构
1、数据存放的格式
2、存储器采用分段管理
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第二章 Intel 系列处理器
第二节 Intel 80286
与8086的显著区别:
1. 地址线和数据线不再分时复用; 2. 增加了地址线的宽度; 3. 增加了新的指令, 以增强其控制能力。 4. 引入 “虚地址”和“保护” 功能对存储器管理
6. 快速执行引擎 (采用双重并发技术, 即两组ALU) 7. 超长管道处理技术(使流水线深度达20级) 8. SSE2指令集(Streaming SIMD Extension 2) 9. 增加静态分支预测作为动态分支预测的补充 10. Pentium IV的超线程技术 (3.06G主频)
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应的共享区内存, 使其他Cache相同地址单元
不能反映该“更新”情况, 使这些单元内容过
时。
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第二章 Intel 系列处理器
(3) 解决Cache内容过时的方法
方法1: 基于总线监视的内容清除或标识无效 方法2: 不可高速用存储器
方法3: 硬件透明性
多处理器使用同一个Cache(共享Cache) 广播方式(交叉连接)
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第二章 Intel 系列处理器
附: 高速缓冲存储器(Cache)
Cache工作所依据的基本原理: “程序执行的局部性规律”
包括:时间局部性规律和空间局部性规律
一、高速缓存的结构及工作原理
全关联式高速缓存 直接对应式高速缓存 多组关联式高速缓存
二、高速缓存的数据一致性 1、高速缓存内容丢失
填空题
1. 处理器的SOI制作工艺的主要优点是
、
和
。
2. 在数据代码段描述子和页目录项/页表项中, 都有
一个访问位A。该位可能的作用是
。
3. 通过调用门实现低特权级代码段向高特权级代码段
转移时, 目标代码段的特权级来自于
。
4. 铜导线代替铝用于集成电路中晶体管之间的互连,
其优点是
。
5. 处理器访存时, 判断是否需要插入TW等待周期的依
7. 什么是Cache内容过时? 在什么情况会发生高速 缓存内容过时?有哪些解决办法?说明工作原理。
8. 为什么高速缓存要采用“通写”或“回写”？
9. 什么是Cache系统等效访问周期？什么是Cache 的加速比？
10. 假设CPU有一级和二级Cache, 其访问速度分别 是1ns和2ns。内存的访问速度是10ns。如果一 级和二级Cache的命中率分别为20%和60%, 则 CPU对内存的平均访问时间是 3.4ns 。
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一、80386的内部结构
1、功能模块
第二章 Intel 系列处理器
EU
SU
PU
BIU
预取请求
IDU
IPU
2、寄存器
指令代码
(1) 8个通用寄存器 (2) 6个段寄存器
(3) 4个控制寄存器
二、80386的引脚功能
地址总线 : A31～A2 BE3 BE2 BE1 BE0 总线控制信号( ADS READY NA BS16 )
第三章 并行技术和高端处理器
七、Pentium 4的后续处理器
1. Prescott 处理器 (Netburst微架构改进版)
支持SSE-3指令集
流水线级数由以前的20级增加到了30级
改进了分支预测技术(增加BTB的长度)
改进了静态分支预测技术(加入距离判断算法)
HT技术支持
2. Pentium D 沿用Prescott架构, 内核由两个独立的Prescott核
引入一系列描述子: • 数据/代码段描述子
特权级的保护 访问权限的保护
• 门描述子
• 任务状态段描述子
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第二章 Intel 系列处理器
第三节 Intel 80386 微处理器
1. 32位的总线宽度, 支持4000M的存储空间; 2. 一定程度上的指令流水线; 3. 双重的虚地址保护功能(分段和分页保护); 4. 减少了每个总线周期的T时钟数; 5. 支持数据总线的8、16、32位数据传送; 6. 支持片外高度缓存。
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第二章 Intel 系列处理器
一、80486的内部结构
(一) 功能模块 增加一个Cache和一个FPU
(二) 内部寄存器
通用寄存器/段寄存器/指令指针与80386相同。
1. FR: 新增标志位AC(是否作对齐检查)
2. CR0~ CR3 控制寄存器 (1) CR0 : 新增CD、NW、AM、WP、NE (2) CR3 : 增加了两位PCD和PWT :
1、流水线排空时间
(1) 各时间段均等的流水线: Tk = kt+ (n1)t
(2) 各段时间不完全相等的流水线
k
Tk = ti + (n1) Max(t1 , t2 ,… tk)
i=1
2、流水线吞吐率
TP =
n Tk
3、流水线效率 E= TS k Tk
4、加速比 Sp =(改进前执行某任务时间) (改进后