（整理）FPGA中的亚稳态毛刺异步FIFO.

（整理）FPGA中的亚稳态毛刺异步FIFO.
1亚稳态
1.1亚稳态的定义
亚稳态是指触发器无法在某个规定时间段内达到一个确定的状态。

当一个触发器进入亚稳态时，该触发器的输出何时能稳定以及会稳定在哪个状态都不能确定。

在达到稳定之前的时间，触发器输出一些中间电平或者处于震荡状态，并且这种无用的输出电平可以沿着信号通路上级联的触发器传播下去。

1.2亚稳态的产生机制
如果触发器的setup time、hold time不满足，就可能产生亚稳态，此时触发器的输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，这段时间称为决断时间（resolution time）。

经过resolution time 之后Q端将稳定到0或者1，但究竟是0还是1和输入没有关系。

图1是一个处于亚稳态的寄存器的输出的例子。

1.3亚稳态的危害与避免
亚稳态会导致逻辑误判，如果发生亚稳态的部位对系统的稳定至
关重要同时缺少防错机制，则可能导致系统崩溃（逻辑挂死）。

逻辑误判可以通过特殊设计减轻危害，例如异步fifo的gray设计。

比发生部位本身的逻辑误判更严重的是亚稳态传递。

亚稳态传递会扩大故障面，让问题变得复杂。

在完全同步的设计中，CAD工具可以方便的分析每一个触发器的建立保持时间。

理论上一个时序完全收敛的纯同步设计不会有亚稳态问题。

和有赖于时序分析的完备性，例如所使用的timing mode与实际芯片及其工作条件的吻合度，实际时钟抖动、偏斜与预期是否一致等。

扩大时序裕量可以降低亚稳态发生的概率。

当前一个数字芯片上往往有多个时钟域，时钟域之间的异步设计是必不可少的。

只要系统中存在异步设计，则亚稳态无法避免，但我们可以尽量限制亚稳态的影响范围并通过特殊的逻辑设计容忍可能的逻辑误判。

1.3.1缩小亚稳态的影响范围
a.“将异步输出寄存器的扇出限制为1”
如图2所示，让异步输出寄存器的扇出为1相当于减少了异步路径的条数。

若异步信号有多个输出,则可能因为路径延迟和时钟偏斜导致有的寄存器采到有效值,有的寄存器进入不确定的状态，如图2和图3所示。

b.“异步信号参与逻辑运算前先同步两拍”
如图2所示，异步信号直接参与逻辑运算可能会导致亚稳态传递，而先将其用2级寄存器同步则基本可以把亚稳态限制在这2级寄存器内。

经过两级触发器同步，在右边的输出将是同步的，而且该输出基本不存在亚稳态。

其原理是即使第一个触发器的输出端存在亚稳态，经过一个CLK周期后，第二个触发器D 端的电平仍未稳定的概率非常小，因此第二个触发器Q端基本不会产生亚稳态。

值得注意的是，这会大大降低亚稳态的发生概率但是并不是说一定不会出现，如果是关键信号，在接下来的设计中采用防错设计依然是必要的。

1.3.2 通过设计容忍逻辑误判
通过设计容忍逻辑误判的典型例子是异步fifo的gray设计。

Fifo 中ram的读写地址是0、1、2…连续的，而相邻二进制数的格雷码只相差1bit。

也就是，对读写地址来说，任何一个时钟沿只有一个bit跳变，而且这1bit出现暂时的逻辑误判无关紧要。

图4是常用的将总线数据传递到异步时钟域的例子。

Lauch clk
valid
data_bus
Latch clk
valid
fig4. an example about async bus input
2 组合逻辑毛刺
2.1概念
毛刺是一种形象的说法，它的产生归因于组合逻辑的竞争与冒险。

竞争：在组合逻辑中，信号经由不同的路径达到某一会合点的时间有先有后，这种现象称为竞争。

冒险：由于竞争而引起电路输出发
生瞬间错误现象称为冒险。

表现为输出端出现了设计预期之外的窄脉冲，常称其为毛刺。

2.2毛刺的产生机制
组合逻辑的多个输入端到达某一汇合点的时间有先后，导致组合逻辑电路的输出出现瞬间错误。

图5是一个动态冒险的例子，即使假设线延迟为0，毛刺依然存在。

关于动态冒险和静态冒险本文不作详细解析。

x 1x 2, x 3a
b
c
d f (b)Timing diagram f x 1x 2(a) Circuit fig5. an exampl
e o
f dynamic hazard
2.3针对毛刺的设计
与亚稳态不同，在我们的设计中，毛刺几乎是无法避免的。

不过有一点相同的是，在一个纯同步的设计中，毛刺不会带来问题。

因为针对寄存器的建立保持时间的时序分析是“全路径”的。

也就是说，时序分析EDA工具会认为组合逻辑的输出f在它稳定的时刻才是有效的，保证不会在组合逻辑输出f为毛刺时采样。

当然，这并不是说我们可以高枕无忧了。

在包含异步的设计中，毛刺依然可能带来严重的问题。

让我们回到文章前面那个工程师遇到的问题吧。

他需要用3个信号组合运算产生一个复位信号，对一个小模块复位。

他的HDL代码可以表示为图6中的电路，正确的做法读者应该早已经知道了，这里就不给出答案了。

fig6. circuit suffering from metastability and hazard
两个基本概念竟然啰嗦了这么长，而且它还引出了另一个同样有意思的问题，复位。

又是一个基础但却非常关键的问题。

3异步FIFO
异步FIFO 是一种不同时钟域之间传递数据的常用方法，即用一种时钟写入数据，而用另外一种时钟读出数据。

读写指针的变化动作由不同的时钟产生。

因此，对FIFO 空或满的判断是跨时钟域的。

如何根据异步的指针信号产生正确的空/满标志，是异步FIFO 设计成败的关键。

在一个ASIC 或FPGA 库中，每种触发器都有时序要求。

对于使用上升沿触发的触发器来说，建立时间(Setup Time) 是在时钟上升沿到来之前，触发器数据保持稳定的最小时间；而保持时间(Hold Time)是在时钟上升沿到来之后，触发器数据还应该保持的最小时间。

如下图所示，在时钟上升沿前后的这个窗口内数据应该保持不变，否则会使触发器工作在一个不确定的状态，即亚稳态。

当触发器处于亚稳态，且处于亚稳态的时间超过了一个时钟周期时，这种不确定的状态将会影响到下一级的触发器，最终导致连锁反应，从而使整个系统功能失常。

当一个信号跨越某个时钟域时，对新时钟域的电路来说它就是一个异步信号。

由于异步信号之间的时序是毫无关系的，因此必然存在Setup Time/Hold Time 冲突。

为了避免亚稳态问题，采用前面所使用的双锁存器法，即在一个信号进入另一个时钟域前，将该信号用两个锁存器连续锁存两次，最后得到的采样结果就可以消除亚稳态。

消
除亚稳态只是保证了信号电平的稳定，要在不同时钟域中准确传输数据还需要一个接口电路。

异步FIFO 就是一种不同时钟域之间传递多位数据的常用方法。

时钟
fig7. 触发器的建立和保持时间
异步FIFO 是一种先进先出电路，用在需要实时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。

主要由双口存储器、读地址产生逻辑、写地址产生逻辑、空/满标志产生逻辑四部分构成。

读地址( rptr ) 和空标志( rempty) 由读时钟( rclk) 产生，而写地址( wptr)和满标志(wfull)由写时钟(wclk)产生。

把写地址与读地址相互比较以产生空、满标志。

由于读写地址的变化由不同的时钟产生，所以对FIFO 空或满的判断是跨时钟域的。

如何避免异步传输带来的亚稳态以及正确地产生空/满标志是设计异步FIFO 的难点。

读写地址线一般有多位，如果在不同的时钟域内直接同步二进制码的地址指针，则有可能产生亚稳态。

例如，读指针从011 变化到100 时，所有位都要变化，读指针的每一位在读时钟的作用下，跳变不一致，即产生毛刺。

如果写时钟恰好在读指针的变化时刻采样，得到的采样信号可能是000～111 中的任何一个，从而导致空/满信号判断错误。

由实践可知，同步多个异步输入信号出现亚稳态的概率远远大于同步一个异步信号的概率。

解决这一问题的有效方法是采用格雷码。

格雷码的主要特点是相邻的两个编码之间只有一位变化。

在读使能或写使能信号有效、并且空/满标志无效的情况下，读写指针开始累加，进行FIFO 读或写操作。

二进制码与格雷码的转换是一个“异或”运算：gnext=(bnext>>1)^bnext 。

正确地产生空/满标志是设计任何类型FIFO 的关键点。

空/满标志产生的原则是：写满而不溢出，能读空而不多读。

读写地址异步相比
较产生低电平有效的空、满标志，其中异步满信号(afull)要同步到写时钟域(wclk)，异步空信号(aempty)要同步到读时钟域(rclk)，以消除亚稳态的影响，并向外界输出同步的空/满信号。

下面以满信号(wfull)为例说明同步信号的产生过程：满信号afull 是因为写地址追上了读地址并比读地址多循环一次所产生，此时不能再向FIFO 中写入数据，否则会造成FIFO 写溢出。

由于写地址(wptr)
的变化产生FIFO 满标志afull，即afull的下降沿与wptr同属于写时钟域。

当读地址增加时，表明已经从FIFO 中读走了一个数据，afull 由有效的低电平变为无效的高电平，即afull的上升沿与rptr同属于读时钟域。

可见，afull由高变低与写时钟(wclk)同步，而由低变高则与读时钟( rclk) 同步。

由于满标志afull只影响FIFO 的写入，故将其同步到写时钟域。

采用双锁存器法将afull过渡到写时钟域，最后得到的满信号wfull 就属于写时钟域。

同理可以得到空标志信号rempty。