PSCAD中的逻辑运算

1.Multiple Input Logic Gates（多输入逻辑门）
本组件模拟了标准的二进制逻辑门。

非零值为逻辑真，零值为逻辑假。

对于本组件，结果若为真则输出为1；若为假则输出为0。

有以下逻辑运算：
∙AND: 在且仅在所有的输入都是逻辑真时，输出结果为逻辑真；
∙OR: 任何一个输入为真则输出结果为逻辑真；
∙XOR: XOR 由Fortran的逻辑运算符non-equivalence (.NEQV.) 所决定。

本组件每个门最多可由9个输入。

用户反置输入的话，输出结果也随之反置。

如果使用插值法，插值信息则基于相关的逻辑运算和输入改变的确切时间点，运算后输出。

当采用完全插值时，即使很大时间步长也能保证组件的精确性。

2.Inverter（逻辑非）
本组件是一标准的二进制非门。

非零值为逻辑真，零值为逻辑假。

如果采用插值法，则插值信息同样可以由输入导至输出。

3.Flip Flop（触发器）
本组件实现四种触发器：JK，SR，D和T。

为与EMTDC插值算法相兼容，可设定使其提供相关信息。

输出状态的改变方式取决于时钟输入C的值。

如果C选择的是下降沿，
则输出仅在时钟脉冲的下降沿处发生改变；同样地，如果选择上升沿，则输出状态仅在时钟脉冲的上升沿发生改变。

如果选择了插值算法，从输入或时钟脉冲来的相关插值信息，输出到组件的Q或Q非。

另外根据输入和时钟信号改变的确切时间点，使用插值信息确定触发逻辑。

当采用了完全插值法，即使在很大的时间步长本组件也可保证很高的精度。

四种触发器构成细节，如下：
JK触发器：
若组件配置为JK触发器，其具有以下特性和真值表：
J K Q(n) Qbar(n)
0 0 Q(n-1) Qbar(n-1)
0 1 0 1
1 0 1 0
1 1 1- Q(n-1) 1 - Qbar(n-1)
J、K都为1的状态是此型触发器正常情况下最不希望出现的状态，此时输出一致维持互补状态直至时钟脉冲返回至0。

Q(n)和Qbar（n）是当前状态，Q(n-1)和Qbar(n-1)是上次转变状态。

SR 触发器：
若组件配置为SR触发器，其具有以下特性和真值表：
S R Q(n) Qbar(n)
0 0 Q(n-1) Qbar(n-1)
0 1 0 1
1 0 1 0
1 1 Q(n-1) Qbar(n-1)
J、K都为1的状态是此型触发器正常情况下最不希望出现的状态，此时输出一致维持互补状态直至时钟脉冲返回至0。

Q(n)和Qbar（n）是当前状态，Q(n-1)和Qbar(n-1)是上次转变状态。

D触发器：
若组件配置为D触发器，其具有以下特性和真值表：
D Q(n) Qbar(n)
0 0 1
1 1 0
Q(n)和Qbar（n）是当前状态（即它们对应于当前的输入）。

T 触发器
若组件配置为T触发器，其具有以下特性和真值表：
T Q(n) Qbar(n)
0 Q(n-1) Qbar(n-1)
1 1 - Q(n-1) 1 - Qbar(n-1)
Q(n)和Qbar（n）是当前状态（即它们对应于当前的输入）。

4.Hysteresis Buffer（滞后缓冲器）
本组件是将实数信号转变为逻辑信号的理想元件。

其只有在输入信号确实超过组件输入的门槛值时，才实现新逻辑状态的转变，以此方法实现对噪声的过滤。

如果输入信号在滞后区域内，在前一步的输出还将继续维持。

如果采用了插值法，本组件产生插值信息并输出。

输出的插值信息是通过持续检测输入信号，并将其与输入逻辑1和逻辑0水平相比较后得出的。

当输入信号越过两个输入水平中的任一个，就给出插值时间。

当使用了完全插值法，即使在很大的时间步长时，本组件也能保持很高的精度。

5.4 or 8 Channel Multiplexor（4或8通道多重异或）
本组件模拟了4×1或8×1通道的多重异或器。

输入信号I必须是4或8元素的数组，具体是哪个取决于组件输入参数的选择。

输入S是一个2或3元素的数组，代表了22或32大小的二进制编码，具体
是哪种也取决于组件输入参数的选择。

输出Y是输入I的某一个元素，结果取决于输入S的二进制代码等效十进制数。

输出真值表如下：
4x1:
S(1) S(2) Y
0 0 I(1)
0 1 I(2)
1 0 I(3)
1 1 I(4)
8x1:
S(1) S(2) S(3) Y
0 0 0 I(1)
0 0 1 I(2)
0 1 0 I(3)
0 1 1 I(4)
1 0 0 I(5)
1 0 1 I(6)
1 1 0 I(7)
1 1 1 I(8)
6.Shift Register（移位寄存器）
N位串入/串出移位寄存器由N个D型触发器级联而成。

下图所示的是由D型触发器构成的4位移位寄存器，其每一个触发器的输出Q作为下一个触发器的输入与D相连。

为了将记录从一个模块转移到下一模块，触发器采用统一的时钟脉冲C。

时钟脉冲输入协调串入SI进入最左侧触发器，串出SO输出最右侧触发器。

所有寄存器中的内容相对于右侧都移动一位。

寄存器状态的改变取决于C值。

如果C选择的是下降沿，则输出的状态仅在时钟的下降沿处发生改变。

如果选择的是上升沿，则输出的状态仅在时钟的上升沿处发生改变。

如果采用了插值法，则相关的插值信息，不管其是从输入来的还是从时钟来的，都能在内部组件里进行传递。

另外，插值信息根据输入、输出和时钟信号改变的确切时刻来决定内部触发器的逻辑。

当采用了完全插值法，即使在很大的时间步长，本组件也能保持很高的精度。