《SoC设计方法与实现》全异步电路设计 教学设计

《SoC设计方法与实现》教学设计对应章节：7.2 全异步电路设计
何时候发生，电路中没有一个全局的或局部的控制时钟。

（）
(2). 多选题
下面关于异步电路设计描述正确的是（）。

A. 异步电路因为使用握手信号进行模块间的通信，模块互连后的功能不会受各个模块内部延时的影响，更不需要重新修改模块设计。

B. 异步电路使用握手信号进行通信，电路的延迟只会影响工作速度，不会影响电路行为，电路的物理设计比较简单，并且对工艺偏差不敏感。

C. 异步电路的性能由电路的平均延迟决定，理论上比同步电路可以达到更高的速度。

D. 异步电路则由数据驱动，仅在需要处理数据时才消耗能量，具有低功耗的潜力
4. 章节内容讲授
(1). 首先通过如图1所示的波形图，介绍亚稳态产生的原因。

如图所示，如果异步信号adat的下降沿正好发生在bclk时钟的上升沿附近，这样就违反了触发器的建立时间或保持时间，从而第2个触发器锁定了一个不确定的值，这个值可以是1，也可以是0，更有可能是一个物理上的不定态x——无效电平的状态。

这种违反了触发器保持或建立时间且使触发器锁存到一个无效电平的状态称作亚稳态现象。

图1 亚稳态示意图
(2).然后，如下图2所示，讲解通过同步器解决亚稳态的方法。

异步信号只有在经过目的时钟域的两级触发器采样后，才会对目的时钟域的后续电路起作用。

这样的由双触发器构成的异步信号采样逻辑被称作同步器（Synchronizer）。

如图2所示，虽然第一级触发器（bdat1）在采样异步信号的时候可能进入亚稳态，但是经过一个时钟周期的延时，当第二级触发器（bdat2）采样其输出端信号时，它已经回复到一个有效电平的稳定状态，从而第二级触发器不会再出现亚稳态，从而防止了亚稳态在整个电路中传播。

图2 亚稳态现象的解决办法
(3). 最后，讲解快时钟同步慢时钟域下的异步控制信号和慢时钟同步快时钟域下的异步控制信号的RTL代码，分别如图3和图4所示。

在讲解过程中引导学生，和学生一起讨论两种情况下HDL的实现方案。

图3快时钟同步慢时钟信号示意图
图4慢时钟同步快时钟信号示意图
5. 后测
通过发布小测验，检验学生课上学习情况，题目如下：
(1). 请简要说明亚稳态出现的原因以及避免亚稳态在电路中传播的方法。

(2). 请简述常见的异步控制信号的同步方法。