数电：电子时钟的设计

电子时钟的设计
一、课程设计题目与要求
根据数字电子技术所学理论和知识，进行数字式电子时钟的设计，具体要求如下：
1、基本功能
■设计一个分秒计数器，并具有译码显示功能：其中时为24进制，分秒为60进制；
■小时、分钟及秒可手动校准；
■具有清理功能。

2、扩展功能
■实现整点报时功能，要求报时声响四低一高，报时声响
持续一秒，间隔一秒，最后一响结束位整点。

3、按要求完成设计报告要求。

二、设计目的
通过完成设计，巩固所学知识，锻炼分析、解决问题能力，知识综合应用能力，也培养知识应用于工程的意识。

三、电路设计及其工作原理
本电路共有五大模块，分别是：秒脉冲发生器，秒六十进制计数电路、分六十进制计数点、时二十四进制计数电路、手动校准电路、整点报时电路。

现把电路图化整为零，分割成小块，逐步分析：
（一）、秒脉冲发生器
秒脉冲发生器是电子时钟的基本单元，由它产生时钟的基准信号，根据设计题目要求，此电子时钟显示时间最小单元为一秒，可见，基准信号频率应为1HZ。

参考课本可知，由555定时器做成的多谢振荡器能产生稳定的脉冲信号，故有如下设计：秒脉冲发生器逻辑电路图：
其中555时基电路的部等效电路可简化为如图(如下)所示的等效功能电路，显然，555电路含两个比较器C1和C2、一个触发器、一个驱动器和一个放电晶体管。

两个比较器分别被电阻R1、R2和
R3构成的分压器设定的⅔V cc和⅓V cc。

参考电压所限定。

为进一步理解其电路功能，并灵活应用555集成块，下面简要说明其作用机理。

从图中可见，三个5kΩ电阻组成的分压器，使部的两个比较器构成一个电平触发器，上触发电平为⅔V cc，下触发电平为⅓V cc。

在5脚控制端外接一个参考电源Vco，可以改变上、下触发电平值。

比
较器Cl的输出同或非门l的输入端相接，比较器C2的输出端接到或非门2的输入端。

由于由两个或非门组成的RS触发器必须用负极极性信号触发，因此，加到比较器Cl同相端6脚的触发信号，只有当电位高于反相端5脚的电位时，RS触发器才翻转；而加到比较器C2反相端2脚的触发信号，只有当电位低于C2同相端的电位⅓V cc时，RS触发器才翻转。

通过上面对等效功能电路和CA555时基电路的部等效电路的分析，可得出555各功能端的真值表。

555定时器部电路图：
555电路引脚功能：
其工作原理如下：
①接通电源后，Vcc经R1、R2给电容C充电。

由于电容上电压不能
跃变，电源刚接通时，电容C上的电压小于1/3Vcc,TRI(2端)
和THR(6端)电平小于1/3Vcc,555定时器部比较器C1输出高电平，C2输出低电平，即RD=1,SD=0,基本触发器置1，输出端输出端OUT(3端)为高电平，同时部晶体管TD截止，此时电容继续充电。

②当电容C电压达到1/3Vcc时，C1, C2均输出高电平，RS
触发器保持原状态，输出端OUT(3端)为高电平电容C继续充电。

③当电容C上电压达到2/3Vcc时，C1输出低电平，C2输
出高电平，触发器置零，此时555定时器部晶体管TD导通，
输出端输出端OUT(3端)为低电平，DIS(7端)接地，电容C通
过R2、晶体管放电，其放电时间T1=0.7*R2C。

④当电容放电直至其电压Vc降低到1/3Vcc时，由于TRI(2
端)和THR(6端)电平略小于1/3Vcc，导致C1输出高电平，C2
输出低电平，RD=1,SD=0,基本触发器置1，输出端Q为高电
平，同时部晶体管TD截止，此时电容又重复充电。

⑤如此反复，电容C反复充放电，于是在OUT(3端)输出
一个脉冲波。

由电容C的充电时间T2=0.7*(R1+R2)C与放电时
间T1=0.7*R2C可以计算出该脉冲的周期T=0.7*(2*R1+R2)C。

下面是便是Vc和输出端OUT(3端)电平的波形：
把元件参数带入周期公式，可求出该输出脉冲的周期恰好是一秒。

（二）、秒计时六十进制电路
该电路模块使用了两块74160集成芯片，用于显示秒的高位和低位，下面是芯片74160的功能表：
该模块逻辑电路图如下:
电路分析如下：
①低位芯片
由于清零功能端CLR’、预置端LOAD、使能端ENP、ENT端接
高电平，所以该低位芯片计数，一个上升沿到来计数就加一，
当计数达到九时，进位端RCO为一，但这时高位片不能马上
计数，需待下一个上升沿才能进位，所以运用到了图中偏右
的D触发器。

其作用是让RCO端输出的信号延迟一秒钟，即
让低位片从九跳变为零时的一瞬间让高位片进一位。

②高位芯片
当低位发出的进位脉冲到来时，高位片计数，图中偏右的的
与非门输入端为高位片的QC与QA，其作用是使高位片输出为
0101（即5）时，使预置端为0，此时，由于同步置数的原因，
状态5能保持一个进位脉冲，当显示为59时，过一秒，进位
脉冲到来时，QD、QC、QB、QA就同步置数为0。

③秒进分脉冲
图中偏左的与门作用是当显示为59时，使偏左的D触发器输
入为一，同时，该触发器使输出延迟一秒，即在显示从59跳
变为00时进位脉冲才能输入到分六十进制计时模块。

（三）、分计时六十进制电路
该电路原理与秒计时六十进制电路原理一致，不再赘述。

（四）、小时二十四进制计数电路
该电路使用的也是两块74160芯片，分别用于显示小时的高位和地位，由于该电路有至24时异步清零的功能，所以其
原理与秒、分计时器略有不同，该模块逻辑电路图如下：
①计数
当小时进位脉冲到来时，低位片开始计数，在低位显示为1到8时由于和高位片使能端ENP、ENT的低位RCO端为0，所以此时不允许高位片计数，当低位显示为9时，RCO输出为1，此时，高位片开始允许计数，但要等到下一个脉冲，于是在低位片从9跳变为0时，高位片也计数一次，但又马上停止计数。

②清零
当逻辑变为24的一瞬间时，高位片的QB为1，低位片QC 为1，经过逻辑与非后，输入到高位和地位的异步清零端CLR’，
由于异步清零非常迅速，所以状态24是非常短暂的，也即状
态24与状态00完全重合，故实现了24进制。

（五）、手动校准电路
该模块很简单，由几个简单的逻辑门和数个开关机及电源构成，其逻辑电路图如下：
图中偏下的开关闭合用于产生手动校准脉冲信号，偏上的开关用于选择计时脉冲或手动校准脉冲，该电路图的逻辑表达式为
CP=M*CP1+M`*CP2，当其闭合时，计时脉冲被屏蔽，输出为校准脉冲信号，当其断开时，校准脉冲信号被屏蔽，输出为计时脉冲。

该课程设计中使用了三个这样的电路，分别用于校准时分秒。

以下便是调校出来的时间：
（六）、整点报时电路
该电路设计简单，只用到了一个D触发器，一个与门，一个或门和一个灯泡。

当时进位脉冲到来时或门输出为上升沿，D触发器D输入端为高电平，于是触发器状态置为1，灯泡亮，时进位脉冲结束后，D输入端为0，但由于暂时没有上升沿到来，触发器保持原状态，灯泡持续明亮。

当秒位跳变为03时，由于QA、QB都为1，于是在与门输出端产生一个脉冲，也就是D触发器迎来第二个上升沿，但此时由于没有时进位脉冲，触发器D输入端电平为低，所以此时触发器置零，灯泡灭，可见，灯泡正好在整点事亮了2秒钟。

综上可见，该课程设计完成了时分秒显示、手动校准的基本功能和整点报时的拓展功能。

需要指出的是，手动校准便有数据清零的功能。

四、元件明细表
五、设计总结
在电路设计中，我遇到了很多问题，总是有那样这样的问题，不过老师给予我们很多的指导和启迪，比如说我在设计秒显示六十进制模块时，低位的秒跳到9就进1了，这是因为高位的脉冲直接取自低位的RCO进位端，当低位为9时，高位片就受到一个上升沿，就计数了。

但如果把低位片的进位条件改成0000的话，虽然解决的到9就进位的问题，但随之带来的问题是，电路一开始运行，变显示的是10。

所以这样是行不通的。

后来听到老师说延时这个词，我想到触发器有这个功能，于是试着用不同的触发器来延迟进位信号1秒钟，果然，通过不断尝试我用D触发器实现了这个功能。

后来在设计小时24进制电路的时候，也遇到了不能正常清零的功能，我开始使用的是74160计数器同步置数的这个功能，但当跑到
23时，虽然低位能清零，但高位还是2，开始始终想不通，为什么电路会在20到23直接循环，后来我参考同学的电路后，才发现，原来虽然同步置数LOAD端在低位清零时时0，但由于高位此时并没有上升沿到来，所以高位是置0不了的！
这样的问题很多，后来通过不断的尝试和努力，终于实现了这个完整的电路。

通过这次课程设计，我懂得了，电路设计是要不断试验的，错误和问题是无可避免的，但通过不断尝试，这些问题是可以一一化解的！其实，你在设计电路的同时也在摸索试验与学习，虽然途中有些问题真的让人匪夷所思，让人头疼，但当你克服这些种种问题，把完整的正确的电路图“拿在手里”时，你还是会很欣慰的！这就是你的成果！
六、设计总图。