2.模60计数器
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可编程逻辑器件设计实验报告
实验名称：模60计数器(异步清零，同步置数)
实验目的：使用Quartus II编写VerilogHDL代码实现模60计数器，并仿真结果
实验时间：年月日地点：实验室
学生姓名：学号：
实验名称：模60计数器(异步清零，同步置数)
1、实验步骤
1.创建工程文件，将顶层实体命名为counter_60。
2.新建一个verilog HDL File，并保存。
3.在verilog HDL File中输入代码，并编译。
2、VerilogHDL代码
module counter_60(clk,clr_n,ld,counter,data);
input clk,clr_n,ld;
input [5:0]data;
output [5:ቤተ መጻሕፍቲ ባይዱ]counter;
reg [5:0]counter;
always@(posedge clk or negedge clr_n)
if(clr_n==0)
counter<=0;
else if(ld==1)
counter<=data;
else if(counter>=59)
counter<=0;
else
counter<=counter+1;
endmodule
3、RTL视图
4、仿真结果
可编程逻辑器件设计实验报告
实验名称：模60计数器(异步清零，同步置数)
实验目的：使用Quartus II编写VerilogHDL代码实现模60计数器，并仿真结果
实验时间：年月日地点：实验室
学生姓名：学号：
实验名称：模60计数器(异步清零，同步置数)
1、实验步骤
1.创建工程文件，将顶层实体命名为counter_60。
2.新建一个verilog HDL File，并保存。
3.在verilog HDL File中输入代码，并编译。
2、VerilogHDL代码
module counter_60(clk,clr_n,ld,counter,data);
input clk,clr_n,ld;
input [5:0]data;
output [5:ቤተ መጻሕፍቲ ባይዱ]counter;
reg [5:0]counter;
always@(posedge clk or negedge clr_n)
if(clr_n==0)
counter<=0;
else if(ld==1)
counter<=data;
else if(counter>=59)
counter<=0;
else
counter<=counter+1;
endmodule
3、RTL视图
4、仿真结果