数字电子技术第七章数字电子技术第三章ch5
数字电子技术第三章
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图3.2.5 TTL与非门输入特性
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从电压传输特性可以得出以下几个重要参数: (1) 输出高电平UOH和输出低电平UOL。电压传输特性的截止区 的输出电压UOH=3.6V,饱和区的输出电压UOL=0.3V。 一般产品规定UOH≥2.4V、UOL<0.4V时即为合格。
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(2) 开门电平UON和关门电平UOFF。 保持输出电平为低电平时所允许输入高电平的最小值, 称为开门电平UON ,即只有当Ui>UON时,输出才为低电平;保持 输出电平为高电平时所允许输入低电平的最大值,称为关门电平UOFF ,即只有当Ui≤UOFF时,输出才是高电平。 一般产品手册给出输入高电平的最小值UiHmin=2V,输入低 电平的最大值UiLmax=0.8V。因此UON的典型值为UiHmin=2V,UOFF
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2. 输入端至少有一个为低电位(0.3 V) 当输入端至少有一个为低电位(0.3V)时,相应低电位的发射 结正偏,V1的基极电位Ub1被钳在1V,因而使V1其余的发射结反 偏截止。此时V1的基极电流Ib1经过导通的发射结流向低电位输 入端,而V2的基极只可能有很小的反向基极电流进入V1的集电极 ,所以Ic1≈0,但V1的基流Ib1很大, 因此这时V1处于深饱和状态:
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3. 输入负载特性
在实际应用中,经常会遇到输入端经过一个电阻接地的情况, 如图3.2.6所示,电阻Ri上的电压Ui在一定范围内会随着电阻值的 增加而升高。输入负载特性就是指输入电压Ui随输入负载Ri变化
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(D3 23 +D2
22
+D121+D0 20 )
(7.1.2)
第7章 数/模(D/A)与模/数(A/D)转换器
对于n位输入的权电阻网络D/A转换器, 当负反馈电阻取 为R/2时, 输出电压为
vO
=
VREF 2n
(Dn1 2n1 +Dn2 2n2 + …
+D121+D0 20 )
=
VREF 2n
第7章 数/模(D/A)与模/数(A/D)转换器
第7章 数/模(D/A)与模/数(A/D)转换器
7.1 D/A转换器 7.2 A/D转换器 7.3 集成D/A转换器Multisim 10仿真实验 实验与实训 本章小结 习题
第7章 数/模(D/A)与模/数(A/D)转换器
7.1 D/A 7.1.1 权电阻网络D/A
第7章 数/模(D/A)与模/数(A/D)转换器
由图7.1.2所示电路还可以看出, 由于工作在线性反相 输入状态的运算放大电器的反相输入端相当于接地(虚地), 所以无论模拟开关Si合于何种位置, 与Si相连的倒T型2R电阻 支路从效果上看总是接“地”的, 即流经每条倒T型2R电阻 支路的电流与模拟开关Si的状态无关; 从R—2R倒T型电阻网 络的A、 D、 C、 D每个节点向左看, 每个二端网络的等效 电阻均为R, 故从基准电压UREF输出的电流恒为I=UREF/R, 而流经倒T型2R电阻支路的电流从高位到低位按2的负整数幂 递减, 从右到左分别为I3=I/2, I2=I/4, I1=I/8 , I0=I/16。
第7章 数/模(D/A)与模/数(A/D)转换器
由图7.1.2所示电路, 有
iΣ =I3 +I2 +I1+I0
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第7章 集成逻辑门电路简介
7.4 已知电路和输入信号的波形如图7.12所示,信号 的重复频率为1 MHz,每个门的平均延迟时间tpd=20 ns,试 画出:(1) 不考虑tpd影响时的波形;(2) 考虑tpd影响
第7章 集成逻辑门电路简介
图7.12 题7.4图
第7章 集成逻辑门电路简介
7.5 电路如图7.13所示。(1) 分别写出Y1、Y2、Y3、 Y4的逻辑函数表达式;(2) 若已知A、B、C的波形,试分别 画出Y1、Y2、Y3、Y4
(4) DE段。当UI≥1.4 V时,V2、V5饱和,V4截止,输 出为低电平, 与非门处于饱和状态, 所以把DE段称为饱和
第7章 集成逻辑门电路简介
4. (1) 输出高电平UOH和输出低电平UOL。电压传输特性 曲线截止区的输出电压为UOH,饱和区的输出电压为UOL。 一般产品规定UOH≥2.4 V,UOL<0.4 V (2) 阈值电压Uth。电压传输特性曲线转折区中点所 对应的输入电压为Uth,也称门槛电压。一般TTL与非门的 Uth≈1.4 V
Y=Y1·Y2
第7章 集成逻辑门电路简介
图7.4 实现“线与”功能的电路
第7章 集成逻辑门电路简介
但是普通TTL逻辑门的输出端是不允许直接相连的,如 图7.5所示电路:设门1的输出为高电平(Y1=1), 门2的输 出为低电平(Y2=0),此时门1的V4管和门2的V5管均饱和导通, 这样在电源UCC的作用下将产生很大的电流流过V4、V5管使V4、 V5
第7章 集成逻辑门电路简介
(3) 关门电平UOFF和开门电平UON。保证输出电平为 额定高电平(2.7 V左右)时,允许输入低电平的最大值, 称为关门电平UOFF。通常UOFF≈1 V , 一般产品要求 UOFF≥0.8 V。 保证输出电平达到额定低电平(0.3 V)时, 允许输入高电平的最小值,称为开门电平UON。通常 UON≈1.4 V,一般产品要求UON≤1.8 V
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即QDQCQBQA=DCBA。
P、T为计数器允许控制端,高电平有效,只有当Cr=LD=1, PT=1,在CP作用下计数器才能正常计数。当P、T中有一个为低 时,各触发器的J、K端均为0,从而使计数器处于保持状态。 P、T的区别是T影响进位输出OC,而P则不影响OC。
第7章 常用集成时序逻辑器件及应用
② 同步清0。计数器在S0~SM-1共M个状态中工作,当计数 器进入SM-1状态时,利用SM-1状态译码产生清0信号并反馈到同 步清0端,要等下一拍时钟来到时,才完成清0动作,使计数器 返回S0。
可见,同步清0没有过渡状态,如图中实线所示。
第7章 常用集成时序逻辑器件及应用
① 异步清0。计数器在S0~SM-1共M个状态中工作,当计数 器进入SM状态时,利用SM状态进行译码产生清0信号并反馈到 异步清0端,使计数器立即返回S0状态。
由 于 是 异 步 清 0 , 只 要 SM 状 态 一 出 现 便 立 即 被 置 成 S0 状 态,因此SM状态只在极短的瞬间出现,通常称它为“过渡态”。 在计数器的稳定状态循环中不包含SM状态。
第7章 常用集成时序逻辑器件及应用
① 同步置0法(前M个状态计数)。 选用S0~SM-1共M个状态计数,计到SM-1时使LD=0,等下一 个CP来到时使状态置0,即返回S0状态。这种方法和同步清0 法 类似,但必须设置预置输入DCBA=0000。 本例中M=7,故选用 0000~0110 共七个状态,计到 0110 时 同步置0,画出其态序表,设计反馈逻辑LD=QCQB,画逻辑图。
第7章 常用集成时序逻辑器件及应用
采用同步置数法:置数法是通 过控制同步置数端LD和预置输入端 DCBA来实现模M计数器。由于置 数状态可在N个状态中任选取,因 此实现的方案很多。
《数字电子技术 》课件第7章
当电容持续充电至电容两端电压UC ≥ (2/3)UDD 时, UTH =UC ≥( 2/3)UDD, 又有UTR>13UDD, 那么输出就由暂稳状态“1” 自动返回稳定状态“0”。
3. 暂稳状态持续的时间又称输出脉冲宽度, 用tW表示。 它由电路中电容两端的电压来决定, 可以用三要素法求得 tW≈1.1RC。 当一个触发脉冲使单稳态触发器进入暂稳定状态以后, 在随后tW时间内的其他触发脉冲对触发器就不起作用了; 只 有当触发器处于稳定状态时, 输入的触发脉冲才起作用。
q RA RA RB
图7.14 可调占空比的多谐振荡器
2. 石英晶体振荡器 石英晶体J电路符号如图7.15(a)所示, 它是将切成薄片 的石英晶体置于两平板之间构成的, 在电路中相当于一个高 Q(品质因数)选频网络, 其电抗频率特性如图7.15(b)所示。
图7.15
(a) 石英晶体的电路符号; (b)
若控制端S悬空或通过电容接地, 则
若控制端S外接控制电压US, UR1=US而
图7.6所示为S端悬空或通过电容接地的施密特触发器电压 传输特性, 同时也反映了回差电压的存在, 而这种现象称为 电路传输滞后特性。 回差电压越大, 施密特触发器的抗干扰 性越强, 但施密特触发器的灵敏度也会相应降低。
典型延时电路如图7.11所示, 与定时电路相比, 其区别 主要是电阻和电容连接的位置不同。电路中的继电器KA为常 断继电器, 二极管VD的作用是限幅保护。
图7.11 延时电路
2) 分频 当一个触发脉冲使单稳态触发器进入暂稳状态时, 在此 脉冲以后时间tW内,如果再输入其他触发脉冲, 则对触发 器的状态不再起作用; 只有当触发器处于稳定状态时, 输入 的触发脉冲才起作用, 分频电路正是利用这个特性将高频率 信号变换为低频率信号, 电路如图7.12所示。
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第七章 存储器与可编程逻辑器件
图7-1-2 (a)电路图;(b)字的读出方法
第七章 存储器与可编程逻辑器件
读出数据时,首先输入地址码,并使 EN 0,在数据
输出端 D3 ~ D0 可获得该地址所存储的数据字。例如,在图
7-1-2 中,A1A0 =10 时,字选线 W2=1,而 W0 = W1 = W3 = 0, 字线上的高电平通过接有二极管的位线 Y3、Y2、Y1,使 D3 = D2 = D1 = 1,位线与的交叉处无二极管,故 D0 = 0,结果输出数 据字 D3D2 D1D0 =1110。按此分析,类似可以得到该图输入其 它地址码时的输出,为了更明白地表述读字的方法,可用图 7-1-2(b)表示。
(2)MOS管固定ROM。MOS管固定ROM也是由地址译码器、存 储矩阵和输出电路三部分组成,但它们都是用MOS管构成的。 图7-1-3是4×4位NMOS管固定ROM,即把图7-1-2电路的存 储矩阵中有二极管的位置,都换成了NMOS管(注意:在LSI中, MOS管大都做成源、漏对称结构)。
第七章 存储器与可编程逻辑器件 图7-1-3
第七章 存储器与可编程逻辑器件
输出缓冲器是ROM的数据读出电路,通常用三态门构成, 它不仅可以实现对输出数据的三态控制,方便与系统总线连接, 还可提高存储器的负载能力。
第七章 存储器与可编程逻辑器件 图7-1-1
第七章 存储器与可编程逻辑器件
7.1.2 ROM的编程及分类 1.分类 (1)按制造工艺分:二极管ROM、双极型ROM、MOS型ROM。 (2)按存入方式分:固定ROM和可编程ROM。 (3)可编程ROM细分:一次可编程存储器PROM、光可擦
第七章 存储器与可编程逻辑器件
3)EPROM PROM只能编程一次,所以一旦出错,芯片只好 报废。而EPROM克服了PROM的缺点,它允许对芯片反复改写, 当所存内容需要更新时,可以用特定的方法擦除并重新写入信 息。
数字电子技术基础第7章
7.1.2 脉冲电路的基本分析方法
图 7.1.1 RC开关电路
数字电子技术基础第7章
① 开关转换的一瞬间,电容器上电压不能突变,满足 开关定理UC(0+)=UC(0-)。
② 暂态过程结束后,流过电容器的电流iC(∞)为0,即电 容器相当于开路。
③ 电路的时常数τ=RC, τ决定了暂态时间的长短。根据 三要素公式,可以得到电压(或电流)随时间变化的方程为
放电时间T2各为
因而振荡周期
数字电子技术基础第7章
图7.2.4 占空比可调的多谐振荡器
数字电子技术基础第7章
3) 占空比可调的多谐振荡器 图7.2.3(a)所示多谐振荡器的T1≠T2,而占空比
(即脉冲宽度与周期之比T1/T)是固定不变的。实际
应用中常常需要频率固定而占空比可调,图7.2.4所示的 电路就是占空比可调的多谐振荡器。电容C的充放电通 路分别用二极管V1和V2隔离。RP
输出电压Uo和电容C上电压UC的工作波形如图 7.2.2(b)所示。
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2) 输出脉冲宽度TW
输出脉冲宽度TW是暂稳态的停留时间,根据电容C的充 电过程可知:
因而代入式
可得
图7.2.2(a)所示电路对输入触发脉冲的宽度有一定要求, 它必须小于TW。若输入触发脉冲宽度大于TW时,应在U2输 入端加RiCi微分电路。
Ui的触发负脉冲消失后,U2回到高电平,在
期间,RS触发器状态保持不变,因此,Uo 一直保持高电平不变,电路维持在暂稳态。但当电容C上
的电压上升到
时,RS触发器置 0,电路输出
Uo=0,V1导通,此时暂稳态便结束,电路将返回到初始的 稳态。
数字电子技术基础第7章
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第7章 存储器与可编程逻辑器件
存储器的存储容量和存取时间是存储系统性能的两个重要 指标。存储容量指存储器所能存放的信息的多少,存储容量越 大,说明存储器能够存储的信息越多。存储器以字为单位来组 织信息,一个字包含若干个(一般为8个)基本存储单元,一 个字中所含的二进制位数称为字长,每个字都有一个确定的地 址与之对应。存储器的容量一般用字数N同字长M的乘积即 N×M来表示。例如,1 K×8表示该存储器有1024字,每个字 存放8位二进制信息。存取时间一般用读/写周期来描述,读/
第7章 存储器与可编程逻辑器件
11. PC100 SDRAM PC100 SDRAM又称SPD(Serial Presence Detect)内存, 这是专为支持100 MHz主板外频的芯片组相匹配的带有SPD的 新一代内存条。SPD为内存的一种新规范,SPD是在SDRAM内存 上加入一颗很小的EEPROM,可以预先将内存条的各种信息(如 内存块种类、存取时间、容量、速度、工作电压等)写入其中。 电脑启动过程中,系统的BIOS通过系统管理总线把SPD的内容 读入,并自动调整各项设定,以达到最稳定和最优化的效果。
第7章 存储器与可编程逻辑器件
存储器是一种能存储二进制信息的器件。计算机系统中的 存储器可分为两类:
一类是用于保存正在处理的指令和数据,CPU可以直接对 它进行访问,这类存储器通常称为主存储器(或内存);
另一类是由能记录信息的装置组成,CPU需要使用其所存 放的信息时,可将信息读入内存。这类存储器通常称为外存储 器或海量(Mass storage)
数字电子技术第7章习题答案
数字电子技术第7章习题答案
1. 什么是逻辑门?
答:逻辑门是数字电路中的基本组件,用于对输入进行逻辑运算并产生输出。
2. 列举几种常见的逻辑门。
答:与门、或门、非门、异或门、与非门、或非门等。
3. 什么是真值表?
答:真值表是一种用来展示逻辑函数输入与输出关系的表格,其中列出了所有可能的输入和对应的输出。
4. 什么是逻辑电路?
答:逻辑电路是指由逻辑门组成的电路,用于对输入进行逻辑运算并产生输出。
5. 什么是卡诺图?
答:卡诺图是一种用于最小化逻辑函数的图形化工具,通过将函数的真值表转化为图形,可快速找到最小化的逻辑表达式。
6. 什么是多路复用器?
答:多路复用器是一种数字电路,可以选择不同的输入并将其发送到一个输出线上。
7. 什么是解码器?
答:解码器是一种数字电路,用于将二进制数字输入转换为对应的输出,通常用于驱动其他数字电路中的寄存器、计数器等。
8. 什么是编码器?
答:编码器是一种数字电路,用于将多个输入端连接到一个二进制数字输出端,也可以实现将多个开关等输入转换为一个数字信号输出。
9. 什么是计数器?
答:计数器是一种数字电路,可用于记录电路所经过的时间或事件数量,通常用于计时器、频率计等应用。
10. 什么是触发器?
答:触发器是一种数字电路,可用于存储和控制数字信号,通常用于存储器、寄存器等应用。
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《数字电子技术》目录第1章数制与编码1.1 数字电路基础知识1.1.1 模拟信号与数字信号1.1.2 数字电路的特点1.2 数制1.2.1 十进制数1.2.2 二进制数1.2.3 八进制数1.2.4 十六进制数1.3 数制转换1.3.1 二进制数与八进制数的相互转换1.3.2 二进制数与十六进制数的相互转换1.3.3 十进制数与任意进制数的相互转换1.4 二进制编码1.4.1 加权二进制码1.4.2 不加权的二进制码1.4.3 字母数字码1.4.4 补码1.5带符号二进制数的加减运算1.5.1 加法运算1.5.2 减法运算第2章逻辑门2.1 基本逻辑门2.1.1 与门2.1.2 或门2.1.3 非门2.2 复合逻辑门2.2.1 与非门2.2.2 或非门2.2.3 异或门2.2.4 同或门2.3 其它逻辑门2.3.1 集电极开路逻辑门2.3.2 集电极开路逻辑门的应用2.3.3 三态逻辑门2.4 集成电路逻辑门2.4.1 概述2.4.2 TTL集成电路逻辑门2.4.3 CMOS集成电路逻辑门2.4.4 集成逻辑门的性能参数2.4.5 TTL与CMOS集成电路的接口*第3章逻辑代数基础3.1 概述3.1.1 逻辑函数的基本概念3.1.2 逻辑函数的表示方法3.2 逻辑代数的运算规则3.2.1 逻辑代数的基本定律3.2.2 逻辑代数的基本公式3.2.3 摩根定理3.2.4 逻辑代数的规则3.3 逻辑函数的代数化简法3.3.1 并项化简法3.3.2 吸收化简法3.3.3 配项化简法3.3.4 消去冗余项法3.4 逻辑函数的标准形式3.4.1 最小项与最大项3.4.2 标准与或表达式3.4.3 标准或与表达式3.4.4 两种标准形式的相互转换3.4.5 逻辑函数表达式与真值表的相互转换3.5 逻辑函数的卡诺图化简法3.5.1 卡诺图3.5.2 与或表达式的卡诺图表示3.5.3 与或表达式的卡诺图化简3.5.4 或与表达式的卡诺图化简3.5.5 含无关项逻辑函数的卡诺图化简3.5.6 多输出逻辑函数的化简*第4章组合逻辑电路4.1 组合逻辑电路的分析4.1.1 组合逻辑电路的定义4.1.2 组合逻辑电路的分析步骤4.1.3 组合逻辑电路的分析举例4.2 组合逻辑电路的设计4.2.1 组合逻辑电路的一般设计步骤4.2.2 组合逻辑电路的设计举例4.3 编码器4.3.1 编码器的概念4.3.2 二进制编码器4.3.3 二-十进制编码器4.3.4 编码器应用举例4.4 译码器4.4.1 译码器的概念4.4.2 二进制译码器4.4.3 二-十进制译码器4.4.4 用译码器实现逻辑函数4.4.5 显示译码器4.4.6 译码器应用举例4.5 数据选择器与数据分配器4.5.1 数据选择器4.5.2 用数据选择器实现逻辑函数4.5.3 数据分配器4.5.4 数据选择器应用举例4.6 加法器4.6.1 半加器4.6.2 全加器4.6.3 多位加法器4.6.4 加法器应用举例4.6.5 加法器构成减法运算电路*4.7 比较器4.7.1 1位数值比较器4.7.2 集成数值比较器4.7.3 集成数值比较器应用举例4.8 码组转换电路4.8.1 BCD码之间的相互转换4.8.2 BCD码与二进制码之间的相互转换4.8.3 格雷码与二进制码之间的相互转换4.9 组合逻辑电路的竞争与冒险4.9.1 冒险现象的识别4.9.2 消除冒险现象的方法第5章触发器5.1 RS触发器5.1.1 基本RS触发器5.1.2 钟控RS触发器5.1.3 RS触发器应用举例5.2 D触发器5.2.1 电平触发D触发器5.2.2 边沿D触发器5.3 JK触发器5.3.1 主从JK触发器5.3.2 边沿JK触发器5.4 不同类型触发器的相互转换5.4.1 概述5.4.2 D触发器转换为JK、T和T'触发器5.4.3 JK触发器转换为D触发器第6章寄存器与计数器6.1 寄存器与移位寄存器6.1.1 寄存器6.1.2 移位寄存器6.1.3移位寄存器应用举例6.2 异步N进制计数器6.2.1 异步n位二进制计数器6.2.2 异步非二进制计数器6.3 同步N进制计数器6.3.1 同步n位二进制计数器6.3.2 同步非二进制计数器6.4 集成计数器6.4.1 集成同步二进制计数器6.4.2 集成同步非二进制计数器6.4.3 集成异步二进制计数器6.4.4 集成异步非二进制计数器6.4.5 集成计数器的扩展6.4.6 集成计数器应用举例第7章时序逻辑电路的分析与设计7.1 概述7.1.1 时序逻辑电路的定义7.1.2 时序逻辑电路的结构7.1.3 时序逻辑电路的分类7.2 时序逻辑电路的分析7.2.1时序逻辑电路的分析步骤7.2.2 同步时序逻辑电路分析举例7.2.3 异步时序逻辑电路分析举例7.3 同步时序逻辑电路的设计7.3.1 同步时序逻辑电路的基本设计步骤7.3.2 同步时序逻辑电路设计举例第8章存储器与可编程器件8.1 存储器概述8.1.1 存储器的分类8.1.2 存储器的相关概念8.1.3 存储器的性能指标8.2 RAM8.2.1 RAM分类与结构8.2.2 SRAM8.2.3 DRAM8.3 ROM8.3.1 ROM分类与结构8.3.2 掩膜ROM8.3.3 可编程ROM8.3.4 可编程ROM的应用8.4 快闪存储器(Flash Memory)8.4.1 快闪存储器的电路结构8.4.2 闪存与其它存储器的比较8.5 存储器的扩展8.5.1 存储器的位扩展法8.5.2 存储器的字扩展法8.6 可编程阵列逻辑8.6.1 PAL的电路结构8.6.2 PAL器件举例8.6.3 PAL器件的应用8.7 通用阵列逻辑8.7.1 GAL的性能特点8.7.2 GAL的电路结构8.7.3 OLMC8.7.4 GAL器件的编程与开发8.8 CPLD、FPGA和在系统编程技术8.8.1 数字可编程器件的发展概况8.8.2数字可编程器件的编程语言8.8.3数字可编程器件的应用实例第9章D/A转换器和A/D转换器9.1 概述9.2 D/A转换器9.2.1 D/A转换器的电路结构9.2.2 二进制权电阻网络D/A转换器9.2.3 倒T型电阻网络D/A转换器9.2.4 D/A转换器的主要技术参数9.2.5 集成D/A转换器及应用举例9.3 A/D转换器9.3.1 A/D转换的一般步骤9.3.2 A/D转换器的种类9.3.3 A/D转换器的主要技术参数9.3.4 集成A/D转换器及应用举例第10章脉冲波形的产生与整形电路10.1 概述10.2 多谐振荡器10.2.1 门电路构成的多谐振荡器10.2.2 采用石英晶体的多谐振荡器10.3 单稳态触发器10.3.1 门电路构成的单稳态触发器10.3.2 集成单稳态触发器10.3.3 单稳态触发器的应用10.4 施密特触发器10.4.1 概述10.4.2 施密特触发器的应用10.5 555定时器及其应用10.5.1 电路组成及工作原理10.5.2 555定时器构成施密特触发器10.5.3 555定时器构成单稳态触发器10.5.4 555定时器构成多谐振荡器第11章数字集成电路简介11.1 TTL门电路11.1.1 TTL与非门电路11.1.2 TTL或非门电路11.1.3 TTL与或非门电路11.1.4 集电极开路门电路与三态门电路11.1.5 肖特基TTL与非门电路11.2 CMOS门电路11.2.1 概述11.2.2 CMOS非门电路11.2.3 CMOS与非门电路11.2.4 CMOS或非门电路11.2.5 CMOS门电路的构成规则11.3 数字集成电路的使用。
精品文档-数字电子技术(劳有兰)-第3章
第3章 组合逻辑电路 这时V1基极电压UB1上升为V1集电结电压、 V2和V5发射结
正向电压的和, 即
由于V1发射极电压为3.6 V, 集电极电压UC1=UBE2+ UBE5=1.4 V, 因此, 发射结为反偏, 集电结为正偏, 使 V1工作在倒置状态, 电流放大倍数很小, 通常小于0.02 因V2和V5都工作在饱和状态, 所以V2集电极电压为
31
第3章 组合逻辑电路
32
第3章 组合逻辑电路 2. 其他功能的TTL门电路 TTL集成逻辑门电路除与非门外, 常用的还有集电极开
路与非门、 或非门、 与或非门、 三态门和异或门等, 它 们的逻辑功能虽各不相同, 但都是在与非门的基础上发展出 来的。 因此, 前面讨论的TTL与非门的特性对这些门电路同 样适用。
24
第3章 组合逻辑电路 当输入负极性干扰电压大于钳位二极管的正向导通电压时,
二极管导通, 输入端的负向电压被钳制在二极管的正向导通 电压-0.7 V以上。 这不但抑制了输入端的负极性干扰, 而 且对V1还有保护作用。
25
第3章 组合逻辑电路 中间倒相级由V2、R2 和V6、RB、RC组成。 V2的集电极和
符号。 由图3.3(a)可知, 当输出A、B中有一个为高电平3 V 时, 输出Y便为高电平2.3 V; 只有当输入A、B都为低电平0 V时, 输出Y才为0 V。 因此, 或门电路输入/输出逻辑电平 关系如表3.3所示, 其真值表如表3.4所示。 由表3.4可知, 当输入A、 B中有高电平1时, 输出Y便为高电平1; 只有当 输入A、B都为低电平0时, 输出Y才为低电平0。 或门的输出 逻辑表达式为
只有当输入A、B全为高电平1时, 输出Y才为低电平0。 其输
数字电子技术基础第三章
3.4V
0.2V
输出为低电平
则输出和输入的逻辑
关系为 Y A
3.3.2 TTL反相器的电路结构和工作原理
二、电压传输特性
TTL反相器输出电压随输入电压变化的曲线
3.3.2 TTL反相器的电路结构和工作原理
a. AB段:
图3.3.10 TTL反相器的电 压传输特性
截止区:VI 0.6V , VB1 1.3V T1导通,T2,T5截止,T4导通 VOH VCC VR2 VBE4 VD2 3.4V
当输入电压vI偏离正常低 电平(0.2V)升高,或 偏离正常高电平(3.4V) 降低,在一定范围内, 输出高低电平并不立刻 改变
3.3.2 TTL反相器的电路结构和工作原理 VNH VOH(min) VIH (min) VNL VIL(max) VOL(max)
74系列典型值为: VNH=0.4V, VNL=0.4V,
3.3.3 TTL反相器的静态输入特性和输出特性
一、输入特性
输入电流随输入电压的变化关系,称为输入特性,
R1
4kΩ
iI
vI
T1
D1
VCC
be2 be5
图3.5.12 TTL反相器输入端 的等效电路
3.3.3 TTL反相器的静态输入特性和输出特性
a.当输入为低电平时,即vI=0.2V,若VCC=5V,则 TTL反相器的输入电流为
转折区:VI VTH 1.4V , 所以VB1 2.1V T2,T5同时导通,T4截止,所以VO迅速 VOL 0
3.3.2 TTL反相器的电路结构和工作原理
d. DE段:
图3.3.10 TTL反相器的电 压传输特性
饱和区:VI 继续 ,而VO不变,VO VOL
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二、 连线的检查
调试前,还需认真检查电路的接线是否正确,以 避免接错线、少接线和多接线。多接线一般是因为接 线时看错引脚,或在改接线时忘记去掉原来的接线而 造成的。这种情况在实验中经常发生,而查线又很难 被发现,调试中则往往会给人造成错觉,以为问题是 元器件故障造成的。如把输出电平一高一低的 两个 TTL 门的输出端无意中连在一起而引起输出电平下降 时,则很容易错误地认为是元器件损坏了。
整机联调一般只观察结果,将测得的参数与设计指标 逐一对比,找出问题,然后进行电路参数的修改,直到完 全符合要求为止。
3.5.3 调试注意事项
一、 熟悉仪器的使用
调试前,先要熟悉仪器的使用方法,并仔细加以检查,以避 免由于仪器使来自不当或出现故障而作出错误判断。
二、 将仪器和被测电路的地线连在一起
分块调试的一般步骤如下:
1. 静态测试
不加输入信号,测试调整模拟电路的静态工作点。对 于数字电路,则加入固定电平,再根据器件的逻辑功能测 试电路各点电位,以判断电路的工作是否正常。这样,可 发现电路存在的问题和找出损坏的元器件。静态测量时, 应选用高内阻 ( 2×104Ω/V ) 万用表或数字万用表进行测量。 对于 A / D 转换器和运算放大器,则需要内阻更高的仪器 (如数字电压表)进行测量。
二、 分块调试
在数字电路中,逻辑值 0 和 1 不是一个固定不变的 值,而是一个数值范围。
数字集成电路的逻辑电平标准
电路类型 参数名称
电源电压 / V
UOH / V UOL / V UIH / V UIL / V
HTTL
5 ≥2.4 ≤0.4 ≥2 ≤0.8
STTL
5 ≥2.7 ≤0.5 ≥2 ≤0.8
三、 调试前的准备
为了使调试能顺利进行,在调试前应准备好完整 的电路原理逻辑图和元、器件安装接线图,并标上各点 参考电压值和相应的电压波形图。此外,还应制订较完 整的调试方案,这包括应测量的主要参数、所选用的 测量仪表、拟定的调试步骤、预期的测量结果、调试 中可能出现的问题及其解决办法等内容。
如调试电路中包括模拟电路、数字电路和其他传 感器电路时,一般不允许直接联调,而应将各部分按 各自的指标分别进行调试,指标达到要求后再进行 整机联调。
3.5.2 调试步骤
一、 通电观察
接通电源后,不要急于测量数据和观察结果。首 先应观察有无异常现象,这包括有无冒烟和异常气味 以及元器件是否发烫、电源输出有无短路等。如出现 异常现象,则应立即切断电源,待故障排除后方可重 新接通电源。
二、 分块调试
将电子电路按作用、功能分成若干个模块,并对这 些模块按设计指标及功能进行调试。只有每个模块都达 到设计要求后,才能进行整机联调。
最最后后,,还还需需将将功功能能模模块块的的静静态态和和动动态态测测试试的的结结果果 与与设设计计指指标标进进行行比比较较、、分分析析,,对对电电路路参参数数提提出出合合理理的的 修修改改意意见见。。
三、 整机联调
在完成了各个模块的调试后,可进行整机联调。联调 一般按信号流向进行,并逐级扩大联调范围。整机联调需 要利用系统的时序信号和必要的仪表逐级进行调试,检查 电路各个关键点的逻辑功能、参数和电压波形,分析并排 除故障。
分块调试的一般步骤如下:
1. 静态测试
用万用表测量各集成芯片电源引脚与地线引脚间 的电压。如电压没有加上,则说明集成芯片电源引脚 或地线引脚与连线存在接触不良或接线有错,应及时 排除。
二、 分块调试
电子电路按作用、功能分成若干个模块,并对这些 模块按设计指标及功能进行调试。只有每个模块都达到 设计要求后,才能进行整机联调。
二、 连线的检查
为了避免作出错误诊断,通常采用两种方法查线: 一种是按照设计电路的接线图逐一对照检查安装的线 路,这种方法比较容易查出接错的线和少接的线;另 一种是按照实际安装的线路对照电路原理图进行查 线,把每个元件引脚连线的去向一次查清,这种方法 不但可查出接错的线和少接地线,而且还可很容易地 查出多接的线。不论用哪一种方法查线,一定要在电 路图上把已查过的接线做上标记,以免一些接线漏查。 查线时,最好用万用表的“Ω×1”挡或数字万用表蜂鸣 器挡来测量。
CMOS
LSTTL 4000 HCMOS
5
5
5
≥2.7 ≥4.5 ≥4.5 ≤0.5 ≤0.5 ≤0.5
≥2.4 ≥3.5 ≥3.5 ≤0.8 ≤1.5 ≤0.9
二、 分块调试
2. 动态测试
电电路路的的输输入入端端输输入入一一定定频频率率和和幅幅度度的的脉脉冲冲信信号号。。 用用示示波波器器观观察察电电路路的的输输入入波波形形、、输输出出波波形形和和逻逻辑辑状状 态态,,检检查查功功能能模模块块的的各各个个被被测测参参数数是是否否满满足足设设计计要要求求。。 在在测测试试信信号号产产生生电电路路时时,,一一般般只只观观察察动动态态波波形形是是否否符符 合合要要求求。。
第3章 集成逻辑门电路 • 3.5 数字电路的调试
3.5.1调试前的直观检测与准备 3.5.2调试步骤 3.5.3调试注意事项
3.5.1 调试前的直观检查和准备
一、 电路元器件的检查
在电路完成安装接线后,对设计电路所用元器件 主要应进行以下检查:集成电路的安装位置与安装接 线图上的位置是否一致、型号是否正确、集成电路插 的方向是否正确;二极管、晶体管、电解电容等分立 元器件的极性是否接反;电路中所使用电阻的阻值是 否符合设计要求。只有当元器件的位置、参数正确无 误后,方可进行下一步工作。
对于数字集成电路还应检查不允许悬空的输入端。 TTL 和 CMOS 数字集成电路不使用的输入端和控制端 都应根据要求接入电路。
二、 连线的检查
完成元器件的检查后,便可检查电源线、地线、 信号线以及元器件引脚之间有无短路,连接处有无接 触不良。特别是电源线和地线之间不能有短路,否则 将会烧坏电源。检查电源是否短路,可借助于万用表 电阻挡测量电源线与地线之间的电阻值。如电阻为零 或很小,说明电源连线存在短路情况,则应从最后一 部分电路断开电源线,逐级向前检查。先找出短路点 在哪一部分电路,再找出电源短路处,然后加以排除。