CMOS组合电路和CMOS基本逻辑电路
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21
Req
Rp
A CL
Rn
B Rn A NAND2
Cint
A
B
晶体管尺寸的确定
当且只有当两个输入 A,B同时为低时输出为 高。最坏情况的下拉 翻转发生在只有一个 NMOS管导通时。
目的:确定NOR门的尺寸，使它的延时近似等于具有以下尺寸的反相器： NMOS = 0.5m/0.25 m；PMOS = 1.5m/0.25 m
(Vtn=-Vtp,μn=2 μp)
19
二、互补CMOS门的传播延时（以NAND2为例）
Rp A
Rn A Rn B NAND2
Rp B CL
内部节点电容：来 自于源漏区及M2和 M1的栅覆盖电容。
Cint
两输入NAND2门等效RC模型
20
开关延时模型
A A Rp A B Rp Rp B Rp A Rn A Cint INV CL Rn Rn CL NOR2
E
CP
CP
34
主从D触发器
1. 电路结构 主锁存器与从锁存器结
构相同 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同
CP 1 D 主锁存器 C TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
时PMOS管关断并停止提供放电电流。因此NMOS管适用于PDN中。
7
(2) 推导一组规则来实现逻辑功能
NMOS的串/并联接
Transistors can be thought as a switch controlled by its gate signal NMOS switch closes when switch control input is high
26
VDD VDD Mr B A Mn M2
X
M1
Out
把一个PMOS管连在一个反馈电路中。 假设节点X为0V（out为VDD，Mr关 断），B=VDD,A=0. 如果输入A从0翻转到VDD,Mn只将节点 X充电到VDD-VTN。这足以把反相器的 输出切换至低电平，使Mr导通，上拉 节点X至VDD。
VOUT 由高变到低对应的输入组合 ① A=B=0→1
② A=1,B=0→1
③ B=1,A=0→1 他们形成的电压传输曲线表现出很大的差别。
15
(a) A=B=0→1 处于上拉网络中的两个晶体管 由于A=B=0同时导通，很强的上 拉。 (b)、 (c) 两个上拉器件中 只有一个导通，PUN较弱的结果 使得VTC曲线左移。 (b) A=1,B=0→1 (c) B=1,A=0→1 (b)、 (c)的差别来自于两个 NMOS管的内部节点的状态。
①并联等效规则
keff k1 k 2 (W ) eff (W )1 (W ) 2 L L L 依据：I D I D1 I D 2
②串联等效规则
keff 1 1 1 k1 k2 1 1
n
(W ) eff L
(W L)
i 1
20
Rp 2.5 V
10
0V R n || R p
0 0.0
1.0
Vou t , V
2.0
31
CMOS传输门逻辑
BHale Waihona Puke ABF = AB
0
32
互补CMOS传输门逻辑
A A B B Pass-Transistor Network F
(a)
A A B B Inverse Pass-Transistor Network F
27
VDD VDD Mr B A Mn M2
X
M1
Out
有比电路：发生在节点X由高至低的翻 转期间。此时，传输管Mn试图下拉节 点X，而电平恢复电路却要把X上拉VDD。 因此由Mn代表的下拉电路必须强于上 拉器件Mr以切换节点X，
28
二、PMOS传输门
1、传输高电平
初始：Vout 0,VC VDD 0,Vin VDD
Clk In1 In2 In3 Clk
Mp
Out PDN
Me
CL
3
静态CMOS逻辑门分类
互补CMOS
有比逻辑（伪NMOS、伪PMOS、DCVSL…）
传输管逻辑
4
互补CMOS
互补CMOS电路构成与原理
由上拉网络（PUN）和下拉网络（PDN）构成
VDD
其中，PDN由NMOS管构 成；PUN由PMOS管构成 In1 In2 PMOS only F(In1,In2,…InN) PDN
CL
CL
图中给出了两种充电方法，输出最初为GND。PMOS开关使输出一 直充电至VDD,而NMOS管无法把输出上升到VDD-VTN以上。因此PMOS管适
用于PUN中。
6
PDN
D
VDD 0 CL
VGS
VDD |VTp|
S
VDD
S
CL
D
输出电容最初被充电至VDD,图中画出了两种可能的放电情况：NMOS 器件将输出一直下拉到GND；而PMOS管只能把输出拉低至|VTp|为止,此
D F
(a) pull-down network
(b) Deriving the pull-up network hierarchically by identifying sub-nets
A
D B C
(c) complete gate
14
二、互补CMOS电路静态特性（以NAND2为例）
1、VOH＝VDD, VOL=0 2、无静态功耗 3、DC电压传输特性
PUN
InN
In1 In2 InN PUN and PDN are dual logic networks
NMOS only
5
(1) PDN由NMOS管构成；PUN由PMOS管构成。
∴NMOS管产生“强0”，PMOS管产生“强1”。
VDD
S
PUN
VDD
D
VDD
D
0 VDD
VGS
S
0 VDD - VTn
VDD
电平 恢复 电路
Level Restorer Mr B A Mn X
VDD
M2 Out M1
• Advantage: Full Swing • Restorer adds capacitance, takes away pull down current at X • Ratio problem
A B
PMOS网络的规则
Y Y = X if A AND B = A + B
X A
X
B
Y
Y = X if A OR B = AB
PMOS Transistors pass a “strong” 1 but a “weak” 0
9
(3)
对偶
上拉网络中并联的晶体管相 应于下拉网络中对应器件的 串联，反之亦然。
CMOS组合电路和CMOS基本逻辑电路
1
CMOS组合电路和CMOS基本逻辑电路
静态CMOS逻辑门 CMOS组合逻辑电路（传输门逻辑等） D触发器 施密特触发器 版图设计进一步举例说明 上机实验的安排
2
静态CMOS逻辑门
静态电路：靠稳定的输入使晶体管保持在导通或截止状态，从而维持 稳定的输入状态，只要不断电输出就会长期保持。 动态电路：利用电容的存储效应来存储信息，即使输入不存在，输 出信号也可以保持，但不会长期保持。 VDD In1 In2 InN In1 In2 InN PUN PMOS only F(In1,In2,…InN) PDN NMOS only
B
B
B
B
B
B
A B A B AND/NAND F=AB F=AB
A B A B OR/NOR F=A+B F=A+B
A A A A EXOR/NEXOR F=AÝ F=AÝ
(b)
33
触发器的电路结构和工作原理
1. 锁存器与触发器
E
锁存器在E的高(低)电平期间 对信号敏感
触发器在CP的上升沿(下降 沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的
2、传输低电平
V 初始： out VDD ,VC VDD 0,Vin 0
过程： VTP Vout VDD 饱和区；
Vout VTP
截止区。
30
结论：P管传输低电平存在阈值损失。
CMOS传输门的电阻特性
30 2.5 V
Rn
Rn Vou t Rp
Resistance, ohms
VGS 2 V A VDS 1 VGS 1 VB
由于体效应的缘故，晶体管M2 的阈值电压高于晶体管M1. 16
4、计算VM
由于静态CMOS逻辑门是在反相器的基础上构成的，可以用等效反相 器来分析静态CMOS逻辑门的特性。考虑二输入与非门。 当两个输入信号的变化完全同步时，相当于把两个串联的NMOS管等 效成一个导电因子是KNeffNMOS管，两个并联的PMOS管等效成一个导 电因子是KPeffPMOS管.
A X A B Y Y = X if A and B
NMOS网络的规则
串与
Y Y = X if A OR B
X
B
并或
8
NMOS Transistors pass a “strong” 0 but a “weak” 1
PMOS 的串/并连接
PMOS switch closes when switch control input is low
由于在最坏的情况下的下拉路径只有一个器件，所以NMOS器件（M1和M2）可 以具有反相器中NMOS器件相同的宽度。 为使输出拉高，两个PMOS管必须同时导通，由于这两个器件的电阻是相加的， 所以他们必须设计成反相器中PMOS的两倍大，即3m/0.25 m 。 因为PMOS器件的迁移率比NMOS器件低，所以应当尽可能避免串联堆叠PMOS 22 器件。一般逻辑，利用NAND实现比NOR实现好。
Vout VDD VTn
终止：可以将Vout从VDD放电至地。
24
NMOS传输门
3.0
In
In
Voltage [V]
1.5m/0.25m VD D x O ut 0.5m/0.25m 0.5m/0.25m
2.0
Out
x
1.0
0.0
0
0.5
1
1.5
2
Time [ns]
25
电平恢复晶体管
传输门逻辑
一、NMOS传输门
1、传输高电平
V 初始：in VDD 在t=0时Vc阶跃变到高电平VDD
V 过程：GS VDS MOS管工作在饱和区，对CL充电。 V 终止： out VDD VTn (VGS VTn ) N管进入截止区。
结论：N管传输高电平存在阈值损失。
23
2、传输低电平 初始：Vin 0,VC 0 VDD ,Vout VDD 过程： VDD VTn Vout VDD 饱和区； 线性区。
过程：
0 Vout VTP
VTP Vout VDD
饱和区； 线性区。
终止：可以将Vout从0充电至VDD。 2、传输低电平
V 初始： out VDD ,VC VDD 0,Vin 0
过程： VTP Vout VDD 饱和区； 截止区。
29
Vout VTP
(4) 实现一个具有N个输入的逻辑门需要2N个晶体管。 (5) 互补CMOS本质是实现反相
10
NAND
11
NOR
12
互补CMOS逻辑门
B A C D
OUT = D + A • (B + C)
A D
B
C
13
构建CMOS逻辑门
VDD C
F A
VDD
SN1
F
A
SN4 SN2 SN3
A
B
D
B C
D
B C
两个NMOS管的导电因子都为 KN，则等效的NMOS管的导电 因子是KN /2：这相当于把两个 同样宽度管子的沟道长度串接 起来，在沟道宽度不变的情况 下使沟道长度增加一倍，因此 导电因子减小一半。 两个PMOS管的导电因子都为 KP，则等效的NMOS管的导电 因子是 2 KP：两个并联的 PMOS管相当于一个沟道长度 不变、沟道宽度增加一倍的大 17 管子。
i
依据：I D I D1 I D 2 I Dn
1 ( I D1 I D 2 I Dn ) n
18
③VM
VM
V
DD
VTp 0 VTn 1 0
其中 0＝
k neff k peff
结论：1、相对于一个对称反相器，上述NAND2 VTC曲线右移 2、对于NAND2，要使＝VDD/2，kn＝4kp即(W/L)n=2 (W/L)p
结论：P管传输低电平存在阈值损失。
三、CMOS传输门
1、传输高电平
V 初始： in VDD ,Vout 0,VC 0 VDD ,
过程：由Vout变化来划分 1、 Vout VTP，N管饱和，P管饱和 0
2、 VTP Vout VDD VTN , N管饱和，P管线性 3、Vout VDD VTN , N管截止，P管线性
Req
Rp
A CL
Rn
B Rn A NAND2
Cint
A
B
晶体管尺寸的确定
当且只有当两个输入 A,B同时为低时输出为 高。最坏情况的下拉 翻转发生在只有一个 NMOS管导通时。
目的:确定NOR门的尺寸，使它的延时近似等于具有以下尺寸的反相器： NMOS = 0.5m/0.25 m；PMOS = 1.5m/0.25 m
(Vtn=-Vtp,μn=2 μp)
19
二、互补CMOS门的传播延时（以NAND2为例）
Rp A
Rn A Rn B NAND2
Rp B CL
内部节点电容：来 自于源漏区及M2和 M1的栅覆盖电容。
Cint
两输入NAND2门等效RC模型
20
开关延时模型
A A Rp A B Rp Rp B Rp A Rn A Cint INV CL Rn Rn CL NOR2
E
CP
CP
34
主从D触发器
1. 电路结构 主锁存器与从锁存器结
构相同 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同
CP 1 D 主锁存器 C TG1 TG C C G1 1 C Q TG3 TG C C 1 G3 Q Q 从锁存器
时PMOS管关断并停止提供放电电流。因此NMOS管适用于PDN中。
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(2) 推导一组规则来实现逻辑功能
NMOS的串/并联接
Transistors can be thought as a switch controlled by its gate signal NMOS switch closes when switch control input is high
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VDD VDD Mr B A Mn M2
X
M1
Out
把一个PMOS管连在一个反馈电路中。 假设节点X为0V（out为VDD，Mr关 断），B=VDD,A=0. 如果输入A从0翻转到VDD,Mn只将节点 X充电到VDD-VTN。这足以把反相器的 输出切换至低电平，使Mr导通，上拉 节点X至VDD。
VOUT 由高变到低对应的输入组合 ① A=B=0→1
② A=1,B=0→1
③ B=1,A=0→1 他们形成的电压传输曲线表现出很大的差别。
15
(a) A=B=0→1 处于上拉网络中的两个晶体管 由于A=B=0同时导通，很强的上 拉。 (b)、 (c) 两个上拉器件中 只有一个导通，PUN较弱的结果 使得VTC曲线左移。 (b) A=1,B=0→1 (c) B=1,A=0→1 (b)、 (c)的差别来自于两个 NMOS管的内部节点的状态。
①并联等效规则
keff k1 k 2 (W ) eff (W )1 (W ) 2 L L L 依据：I D I D1 I D 2
②串联等效规则
keff 1 1 1 k1 k2 1 1
n
(W ) eff L
(W L)
i 1
20
Rp 2.5 V
10
0V R n || R p
0 0.0
1.0
Vou t , V
2.0
31
CMOS传输门逻辑
BHale Waihona Puke ABF = AB
0
32
互补CMOS传输门逻辑
A A B B Pass-Transistor Network F
(a)
A A B B Inverse Pass-Transistor Network F
27
VDD VDD Mr B A Mn M2
X
M1
Out
有比电路：发生在节点X由高至低的翻 转期间。此时，传输管Mn试图下拉节 点X，而电平恢复电路却要把X上拉VDD。 因此由Mn代表的下拉电路必须强于上 拉器件Mr以切换节点X，
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二、PMOS传输门
1、传输高电平
初始：Vout 0,VC VDD 0,Vin VDD
Clk In1 In2 In3 Clk
Mp
Out PDN
Me
CL
3
静态CMOS逻辑门分类
互补CMOS
有比逻辑（伪NMOS、伪PMOS、DCVSL…）
传输管逻辑
4
互补CMOS
互补CMOS电路构成与原理
由上拉网络（PUN）和下拉网络（PDN）构成
VDD
其中，PDN由NMOS管构 成；PUN由PMOS管构成 In1 In2 PMOS only F(In1,In2,…InN) PDN
CL
CL
图中给出了两种充电方法，输出最初为GND。PMOS开关使输出一 直充电至VDD,而NMOS管无法把输出上升到VDD-VTN以上。因此PMOS管适
用于PUN中。
6
PDN
D
VDD 0 CL
VGS
VDD |VTp|
S
VDD
S
CL
D
输出电容最初被充电至VDD,图中画出了两种可能的放电情况：NMOS 器件将输出一直下拉到GND；而PMOS管只能把输出拉低至|VTp|为止,此
D F
(a) pull-down network
(b) Deriving the pull-up network hierarchically by identifying sub-nets
A
D B C
(c) complete gate
14
二、互补CMOS电路静态特性（以NAND2为例）
1、VOH＝VDD, VOL=0 2、无静态功耗 3、DC电压传输特性
PUN
InN
In1 In2 InN PUN and PDN are dual logic networks
NMOS only
5
(1) PDN由NMOS管构成；PUN由PMOS管构成。
∴NMOS管产生“强0”，PMOS管产生“强1”。
VDD
S
PUN
VDD
D
VDD
D
0 VDD
VGS
S
0 VDD - VTn
VDD
电平 恢复 电路
Level Restorer Mr B A Mn X
VDD
M2 Out M1
• Advantage: Full Swing • Restorer adds capacitance, takes away pull down current at X • Ratio problem
A B
PMOS网络的规则
Y Y = X if A AND B = A + B
X A
X
B
Y
Y = X if A OR B = AB
PMOS Transistors pass a “strong” 1 but a “weak” 0
9
(3)
对偶
上拉网络中并联的晶体管相 应于下拉网络中对应器件的 串联，反之亦然。
CMOS组合电路和CMOS基本逻辑电路
1
CMOS组合电路和CMOS基本逻辑电路
静态CMOS逻辑门 CMOS组合逻辑电路（传输门逻辑等） D触发器 施密特触发器 版图设计进一步举例说明 上机实验的安排
2
静态CMOS逻辑门
静态电路：靠稳定的输入使晶体管保持在导通或截止状态，从而维持 稳定的输入状态，只要不断电输出就会长期保持。 动态电路：利用电容的存储效应来存储信息，即使输入不存在，输 出信号也可以保持，但不会长期保持。 VDD In1 In2 InN In1 In2 InN PUN PMOS only F(In1,In2,…InN) PDN NMOS only
B
B
B
B
B
B
A B A B AND/NAND F=AB F=AB
A B A B OR/NOR F=A+B F=A+B
A A A A EXOR/NEXOR F=AÝ F=AÝ
(b)
33
触发器的电路结构和工作原理
1. 锁存器与触发器
E
锁存器在E的高(低)电平期间 对信号敏感
触发器在CP的上升沿(下降 沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的
2、传输低电平
V 初始： out VDD ,VC VDD 0,Vin 0
过程： VTP Vout VDD 饱和区；
Vout VTP
截止区。
30
结论：P管传输低电平存在阈值损失。
CMOS传输门的电阻特性
30 2.5 V
Rn
Rn Vou t Rp
Resistance, ohms
VGS 2 V A VDS 1 VGS 1 VB
由于体效应的缘故，晶体管M2 的阈值电压高于晶体管M1. 16
4、计算VM
由于静态CMOS逻辑门是在反相器的基础上构成的，可以用等效反相 器来分析静态CMOS逻辑门的特性。考虑二输入与非门。 当两个输入信号的变化完全同步时，相当于把两个串联的NMOS管等 效成一个导电因子是KNeffNMOS管，两个并联的PMOS管等效成一个导 电因子是KPeffPMOS管.
A X A B Y Y = X if A and B
NMOS网络的规则
串与
Y Y = X if A OR B
X
B
并或
8
NMOS Transistors pass a “strong” 0 but a “weak” 1
PMOS 的串/并连接
PMOS switch closes when switch control input is low
由于在最坏的情况下的下拉路径只有一个器件，所以NMOS器件（M1和M2）可 以具有反相器中NMOS器件相同的宽度。 为使输出拉高，两个PMOS管必须同时导通，由于这两个器件的电阻是相加的， 所以他们必须设计成反相器中PMOS的两倍大，即3m/0.25 m 。 因为PMOS器件的迁移率比NMOS器件低，所以应当尽可能避免串联堆叠PMOS 22 器件。一般逻辑，利用NAND实现比NOR实现好。
Vout VDD VTn
终止：可以将Vout从VDD放电至地。
24
NMOS传输门
3.0
In
In
Voltage [V]
1.5m/0.25m VD D x O ut 0.5m/0.25m 0.5m/0.25m
2.0
Out
x
1.0
0.0
0
0.5
1
1.5
2
Time [ns]
25
电平恢复晶体管
传输门逻辑
一、NMOS传输门
1、传输高电平
V 初始：in VDD 在t=0时Vc阶跃变到高电平VDD
V 过程：GS VDS MOS管工作在饱和区，对CL充电。 V 终止： out VDD VTn (VGS VTn ) N管进入截止区。
结论：N管传输高电平存在阈值损失。
23
2、传输低电平 初始：Vin 0,VC 0 VDD ,Vout VDD 过程： VDD VTn Vout VDD 饱和区； 线性区。
过程：
0 Vout VTP
VTP Vout VDD
饱和区； 线性区。
终止：可以将Vout从0充电至VDD。 2、传输低电平
V 初始： out VDD ,VC VDD 0,Vin 0
过程： VTP Vout VDD 饱和区； 截止区。
29
Vout VTP
(4) 实现一个具有N个输入的逻辑门需要2N个晶体管。 (5) 互补CMOS本质是实现反相
10
NAND
11
NOR
12
互补CMOS逻辑门
B A C D
OUT = D + A • (B + C)
A D
B
C
13
构建CMOS逻辑门
VDD C
F A
VDD
SN1
F
A
SN4 SN2 SN3
A
B
D
B C
D
B C
两个NMOS管的导电因子都为 KN，则等效的NMOS管的导电 因子是KN /2：这相当于把两个 同样宽度管子的沟道长度串接 起来，在沟道宽度不变的情况 下使沟道长度增加一倍，因此 导电因子减小一半。 两个PMOS管的导电因子都为 KP，则等效的NMOS管的导电 因子是 2 KP：两个并联的 PMOS管相当于一个沟道长度 不变、沟道宽度增加一倍的大 17 管子。
i
依据：I D I D1 I D 2 I Dn
1 ( I D1 I D 2 I Dn ) n
18
③VM
VM
V
DD
VTp 0 VTn 1 0
其中 0＝
k neff k peff
结论：1、相对于一个对称反相器，上述NAND2 VTC曲线右移 2、对于NAND2，要使＝VDD/2，kn＝4kp即(W/L)n=2 (W/L)p
结论：P管传输低电平存在阈值损失。
三、CMOS传输门
1、传输高电平
V 初始： in VDD ,Vout 0,VC 0 VDD ,
过程：由Vout变化来划分 1、 Vout VTP，N管饱和，P管饱和 0
2、 VTP Vout VDD VTN , N管饱和，P管线性 3、Vout VDD VTN , N管截止，P管线性