13 第十三章 VHDL语言的属性描述语句 习题答案

填空题1、DATA’LEFT表示得到数据类型或子类型区间的左边界值。

2、ARRAY’L ENGTH表示数组的范围长度。

3、函数类属性描述语句是指这些属性是以函数的形式来表达的。

4、在VHDL语言程序中经常要定义数组，并在程序中运用数组的左端位置序号、右端位置序号等，此时可以使用数组的属性函数了。

5、信号的属性函数也是函数类属性描述语句的一种，其可以得到信号的行为信息、功能信息和历史信息。

6、信号类属性描述’STABLE（time）可以确定原信号的工作情况，并稳定一段要求的时间，稳定时间由时间表达式time决定，其返回是布尔信号量，可以作为独立的信号来使用，它也可以用来触发其他进程。

7、数据类型类属性描述语句只有一个属性’BASE，利用该属性可以返回原数据的数据类型。

综述题1、VHDL语言的属性描述语句包括哪六大类？答案：●数值类属性描述语句。

●函数类属性描述语句。

●信号类属性描述语句。

●数据类型类属性描述语句。

●数据区间类属性描述语句。

●用户自定义属性语句。

2、VHDL语言的数据类型的属性函数有几种，分别是什么？答案：●DATA’POS（x）表示得到输入数据x的位置序号值。

●DATA’VAL（x）表示根据位置序号值x索引到该位置的数值。

●DATA’SUCC（x）表示得到排列在输入数据x后面的数值。

●DATA’PRED（x）表示得到排列在输入数据x前面的数值。

●DATA’LEFTOF（x）表示得到输入数据x的左邻值。

●DATA’RIGHTOF（x）表示得到输入数据x的右邻值。

•2 •3、数组的属性函数有哪几种？答案：●ARRAY’LEFT（n）表示得到数组的第n维区间的左端位置序号值。

●ARRAY’RIGHT（n）表示得到数组的第n维区间的右端位置序号值。

●ARRAY’HIGH（n）表示得到数组的第n维区间的高端位置序号值。

●ARRAY’LOW（n）表示得到数组的第n维区间的低端位置序号值。

4、信号类属性描述语句和信号的属性函数的区别是什么？答案：信号类属性描述语句产生一个新的信号，而信号的属性函数只是返回该信号的行为描述、功能描述、历史信息等，并没有产生新的信号。

实验【一】伪随机数发生器的设计实验目的：熟悉VHDL语言中的属性描述语句的使用方法。

实验任务：设计伪随机数发生器电路。

在设计过程中使用VHDL语言提供的各种属性函数以达到具有便于移植可重用性高的特点。

答案：Library IEEE ;use IEEE.std_logic_1164.all ;use IEEE.std_logic_arith.all ;entity lfsr isgeneric (data_width : natural := 8 ); --实体，宽度为8port (clk : in std_logic ;reset : in std_logic ;data_out : out UNSIGNED(data_width - 1 downto 0));end lfsr ;architecture rtl of lfsr is --结构体signal feedback : std_logic ;signal lfsr_reg : UNSIGNED(data_width - 1 downto 0) ;beginfeedback <= lfsr_reg(7) xor lfsr_reg(0) ;latch_it : process(clk,reset)beginif (reset = '1') then --复位信号lfsr_reg <= (others => '0') ;elsif (clk = '1' and clk'event) then -信号上升沿，产生一个随机数lfsr_reg <= lfsr_reg(lfsr_reg'high - 1 downto 0) & feedback ;• 3 •end if; end process ; data_out <= lfsr_reg ; end RTL;实验【二】TDC 时间数字转换电路的设计实验目的：熟悉VHDL 语言中的属性描述语句的使用方法。

实验任务：设计TDC 时间数字转换电路，实现具有时间数字转化功能的数字系统。

掌握VHDL 设计时间计数控制系统的原理和方法。

时间数字转化器（time-to-digital converters TDC ）作为时间记录的一个方向，用于测量两个时刻之间的间隔。

qtt参考信号被测信号TDC 测量时间间隔的基本原理对所有具体的电路结构都是相同的，即将连续的时间划分为可测量的基本时间单位，从而实现时间量化。

如图7-11为TDC 的工作原理示意图，参考信号为单位时间间隔为T q 的抽样信号，同时该时间间隔T q 也是转化器的量化步长，被测时间为t start 和t stop 两个时间之间的时间差。

实际测量时间为T in ，量化输出结果为T out ，测量误差T error 。

各时间量之间的关系可以用方程1)、2)、3)描述。

其中式1)表示实际的测量时间间隔，式2)表示测量的总体误差，式3)表示TDC 的量化输出。

T in = t stop [k] - t start [k] 1_ T error = T in [k] – T out [k] 2) Out[k] = (Tin[k]-Terror[k])/T q 3)从式3)可以看出，时间数字转化器的分辨率受T q 限制。

在过去的很长时间里，工程师主要是通过降低Tq 的值来提高分辨率，即利用工艺尺寸减小，提高电路的工作速度从而降低量化步长。

当然，也可以通过电路结构调整，充分利用现有的工艺来提高分辨率，但这种提升较工艺进步带来的提升小很多。

基于延时链结构的TDC 主要由延时链和用于读取作用的寄存器链构成。

其中，输入信号包含了测量开始的信息，延时链对输入信号有固定的延时，寄存器则用于读取测量结束时延时链各级的输出，然后通过译码器将输出转化为开始时刻与结束时刻之间的•4 •量化时间差，从而完成了连续时间到量化时间之间的转化。

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DFF1 is --第一个DFF的实体，上升沿DFFport(clk,D:in std_logic;Q:out std_logic);end DFF1;architecture rtl of DFF1 is --上升沿DFF的结构体signal q1:std_logic;beginprocess(D,clk)beginif(clk'event and clk='1') thenq1<=D;else q1<=q1;end if;Q<=q1;end process;end rtl;-------------------------------------------library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity DFF2 is --第二个DFF的实体，下降沿DFFport(clk,D:in std_logic;Q:out std_logic);end DFF2;architecture rtl of DFF2 is --下降沿DFF的结构体• 5 •signal q1:std_logic;beginprocess(D,clk)beginif(clk'event and clk='0') thenq1<=D;else q1<=q1;end if;Q<=q1;end process;end rtl;library ieee; --TDC实现use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity TDC is --TDC的实体port(clk1,ckv,Fref :in std_logic;n:out std_logic_vector(3 downto 0));end TDC;architecture rtl of TDC is --TDC的结构体signal q,D:std_logic_vector(8 downto 1);COMPONENT DFF1 --上升沿DFF元件例化PORT(D : IN STD_LOGIC;clk : IN STD_LOGIC ;Q : OUT STD_LOGIC);END COMPONENT;COMPONENT DFF2 --下降沿DFF元件例化PORT(D : IN STD_LOGIC;clk : IN STD_LOGIC ;Q : OUT STD_LOGIC);END COMPONENT;BEGINU00:DFF2 PORT MAP (D => ckv,clk => clk1,Q=> D(1)); --电路连接•6 •U01:DFF1 PORT MAP (D => D(1),clk => clk1,Q=> D(2));U02:DFF2 PORT MAP (D => D(2),clk => clk1,Q=> D(3));U03:DFF1 PORT MAP (D => D(3),clk => clk1,Q=> D(4));U04:DFF2 PORT MAP (D => D(4),clk => clk1,Q=> D(5));U05:DFF1 PORT MAP (D => D(5),clk => clk1,Q=> D(6));U06:DFF2 PORT MAP (D => D(6),clk => clk1,Q=> D(7));U07:DFF1 PORT MAP (D => D(7),clk => clk1,Q=> D(8));U10:DFF1 PORT MAP (D => D(1),clk => Fref,Q=> q(1));U11:DFF1 PORT MAP (D => D(2),clk => Fref,Q=> q(2));U12:DFF1 PORT MAP (D => D(3),clk => Fref,Q=> q(3));U13:DFF1 PORT MAP (D => D(4),clk => Fref,Q=> q(4));U14:DFF1 PORT MAP (D => D(5),clk => Fref,Q=> q(5));U15:DFF1 PORT MAP (D => D(6),clk => Fref,Q=> q(6));U16:DFF1 PORT MAP (D => D(7),clk => Fref,Q=> q(7));U17:DFF1 PORT MAP (D => D(8),clk => Fref,Q=> q(8));process(clk1,ckv,Fref,q,D) --译码电路beginif(q(1)='1'and q(2)='0') then n<="0001";elsif(q(2)='1' and q(3)='0') then n<="0010";elsif(q(3)='1' and q(4)='0') then n<="0011";elsif(q(4)='1' and q(5)='0') then n<="0100";elsif(q(5)='1' and q(6)='0') then n<="0101";elsif(q(6)='1' and q(7)='0') then n<="0110";elsif(q(7)='1' and q(8)='0') then n<="0111";elsif(q(8)='1' and q(1)='0') then n<="1000";else n<="0000";end if;end process;end rtl;。