STI工艺等ppt课件

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HTR
High Temperature Re-oxidation of STI: 1. Round top corner, 2. Repair Si damage, 3. Densify HDP oxide, 4. Better RNCE & GOI, 5. Reduce Weff (~0.15um).精选课件ppt
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liner oxide (trench liner) : • ~200A • ~1000C dry O2
有些用SiO2/SiN复合层。
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trench oxide : • 主要用HDPCVD oxide
有些用APCVD oxide，但是用于 制作CIS。优点是应力小、 缺陷少、漏电流低。
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STI 技术
• STI工艺步骤 • STI对器件和隔离影响 • 电离辐照效应看法
精l Isolation (STI Isolation)
M 1 o r Po ly
N+ STI
N+ p o ly
N+ STI
PW
p -S i
1. 寄生NMOSFET在PW内。 2. 寄生PMOSFET在NW内。
results in two parasitic
edge transistor. Sharp
top corner enhances the
field & reduce Vt of the
parasitic transistor. 精选课件ppt
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以下是相关文献总结
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Diode Leakage
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CMP后。 有些加Oxide 干刻蚀，目
的为了整个硅片STI oxide 高度一致。
腐蚀SiN
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divot
阱注入、清洗等、、、 栅氧化前。
栅氧化和多晶硅后。
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STI 形状要求
1. Good gap fill, 2. Small bird’s beak, 3. Top corner rounding radius, 4. Sidewall slope(70~85o), 5. Small oxide recess (divot), 6. Bottom corner rounding， 7. Less micro-loading effect.
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TI, IEDM-1996 20
STI mat. Depend—SW & Qbd
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STI mat. Depend—NWE
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STI mat. Depend—diff size, diode leakage
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STI mat. Depend—STI isolation
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TI, IEDM-1996
Isolation vs. Well E, CS E, STI depth
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TI, IEDM-1997/98
浅结、浅井、深槽、深CS抗闭锁。
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浅结、浅井、深 槽有利于隔离， CS的深度要优化。
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STI mat. Depend—double hump
特性表征: Vt, Vpt, Leakage.
影响STI隔离的主要因素：
1. STI蚀刻、深度和 STI liner oxide 质量(less Qf,Dit)等.
2. STI附近的掺杂分布。 3. N+和N+，P+和P+ 间距。
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Inter-well Isolation (well Isolation)
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Why STI？
Technology: 0.35umCMOS -> 0.25umCMOS
Isolation:
LOCOS -> STI
LOCOS drawback:
1. Bird’s beak;
2. poor-planarity;
3. Field oxide thinner as IC scaling-down;
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Sacrificial oxide, liner oxide & DCE HTR
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Anomalous short channel hump
Hyundai, IRPS-2000
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STI 技术
• STI工艺步骤 • STI对器件和隔离影响 • 电离辐照效应看法
budget.
4. N+和NW，P+和PW 间距。
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RNWE (or INWE) & Kink Effect
Bird beak 下面栅氧较厚，掺杂较重。
可用电场增强或并联寄生STI MOS管模型来解释。
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Kink effect or double hump
STI oxide recess or divot
以下是以前工作留下的STI相关学习资料，整理了一 下，仅供参考。你们在那家代工厂开发，得和具 体工程师讨论。
我很多年不做辐照效应了，也没查看相关资料，这 方面你们是专家。我仅谈谈一些观点供参考。
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STI 技术
• STI工艺步骤 • STI对器件和隔离影响 • 电离辐照效应看法
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• 电离辐射主要影响Si/SiO2界面，所以STI周围的gate oxide， liner oxide，divot 形状对器件和隔离的抗辐射能力起主 要作用。
1. Liner oxide的抗辐射能力影响well isolation和STI isolation，辐射后 会产生漏电、隔离失效、甚至闩锁效应。
4. NWE;
5. Stress-induced defects.
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STI主要工艺步骤
大部分代工厂用紫色框的步骤。 下面给出形貌模拟示意图。
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Pad oxide SiN STI depth
~110A ~1600A ~0.4um
STI 蚀刻形状极为重要， 下面会提到。
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Bell, IEDM-1997
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HTR- temperature effects
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N+ to N+ Isolation, Qbd
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RNCE
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RNCE-- HTR & liner oxide effects
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Bell, VLSI-1999
M1 or Poly
N+
STI
P+
PW
NW
P-Su b s tra te
•寄生N+ to NW MOSFET
•寄生P+ to PW MOSFET
特性表征:
Vt, Vpt, Leakage.
影响STI隔离的主要因素： 1. STI蚀刻、深度和 STI liner
oxide 质量(less Qf,Dit)等. 2. STI附近的掺杂分布。 3. PW & NW recipe, thermal
2. Divot深度和divot周围氧化层的辐射正电荷会降低寄生管的Vt， NMOS管Vt降低，漏电加剧，特别是小尺寸NMOS。
3. Divot周围氧化层的辐照缺陷会加剧MOS器件的热载流子效应， 降低使用寿命。
• 工艺加固上，可考虑优化liner oxide和gate oxide条件、减 小divot工艺和trench oxide，以及减少PID (plasma-induceddamage)。但这些不能改动太大，否则器件model都得重 新做，单元库和可靠性也得重新验证，整个加固工程变 得很庞大。
• 设计上，关键器件尽量用环形栅，缺点是占用面积大。
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此课件下载可自行编辑修改，供参考！ 感谢您的支持，我们努力做得更好！
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