第2章 大规模现场可编程逻辑器件
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第2章可编程逻辑器件设计方法
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可编程逻辑器件设计方法
PLD芯片内部结构
第二章
乘积项阵列实际上就是一个“与或”阵列，每一个交叉点 都是一个可编程熔丝，如果导通就是实现“与”逻辑，在“与” 阵列后一般还有一个“或”阵列，用以完成最小逻辑表达式中的 “或”关系。
●
可编程逻辑器件设计方法
PLD芯片内部结构
第二章
3.布线池、布线矩阵
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可编程逻辑器件设计方法
可编程逻辑器件概述
第二章
●
可编程逻辑器件PLD包含两个基本部分：一是逻辑阵列，另 一个是输出单元或宏单元。逻辑阵列是设计人员可以编程的部分。 设计人员可以通过宏单元改变PLD的输出结构。输入信号通过 “与”矩阵，产生输入信号的乘积项组合，然后通过“或”矩阵 相加，在经过输出单元或宏单元输出。其实，根据数字电路可以 知道任何逻辑功能均可以通过卡诺图和摩根定理化简得到“积之 和”amp;
b
b
图2.3 熔丝未编程的结构
图2.4 熔丝未编程的结构
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可编程逻辑器件设计方法
PLD芯片制造工艺
第二章
图2.3给出了反熔丝的编程原理。如果进行编程时，需要将熔 丝连接。如图2.4所示，编程完成后，相应的熔丝被连接。
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可编程逻辑器件设计方法
PLD芯片制造工艺
第二章
3、SRAM技术 基于静态存储器SRAM的可编程器件，值被保存在SRAM中 时，只要系统正常供电信息就不会丢失，否则信息将丢失。 SRAM存储数据需要消耗大量的硅面积，且断电后数据丢失。但 是这种器件可以反复的编程和修改。
●
可编程逻辑器件设计方法
Xilinx的VirtexII内部结构
第二章
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可编程逻辑器件设计方法
eda技术及应用第三版课后答案谭会生
eda技术及应用第三版课后答案谭会生【篇一：《eda技术》课程大纲】>一、课程概述1.课程描述《eda技术》是通信工程专业的一门重要的集中实践课，是通信工程专业学生所必须具备的现代电子设计技术技能知识。
eda是电子技术的发展方向，也是电子技术教学中必不可少的内容。
本课程主要介绍可编程逻辑器件在电子电路设计及实现上的应用，介绍电路原理图和pcb图的设计技术。
开设该课程，就是要让学生了解大规模专用集成电路fpga和cpld的结构，熟悉一种以上的硬件描述语言，掌握一种以上的开发工具的使用等，掌握电路原理图和pcb图的现代设计技术与方法，从而提高学生应用计算机对电子电路和高速智能化系统进行分析与设计的能力。
2.设计思路本课程坚持“以学生为中心”的原则，以项目任务驱动的方式，采取理论知识与案例相结合的方式授课，提高学生的学习主动性。
通过必要的理论知识讲授、大量的实践训练和案例分析，培养学生的动手设计和实践能力，掌握eda开发的整个流程和基本技巧。
课程采用演示讲授和实践相结合，边讲边练的方法，让学生切身体会并掌握eda开发产品的流程和方法。
本课程集中2周时间开设，注重实践性，边讲边练，让学生切身体会并掌握eda开发技术。
3.实践要求（1）纪律和安全要求①不得将食物带入实验室，每次实训后请将使用后的废弃物带走。
违反者每次扣罚平时分2分。
②实训期间不得做与实训无关的其他事情，不得大声喧哗或做其他影响实训正常进行的事宜。
违反者每次扣罚平时分2分。
③实训期间，若学生有事不能正常参加实训，须提前以书面形式请假，并按指导教师的安排补做实训。
未经指导教师许可，学生不得任意调换实训时间和实训地点。
违反者每次扣罚平时分4分。
④学生不得以任何理由替代他人进行实训，违者直接取消实训成绩。
⑤学生除操作自己所分配的计算机外，不得操作实验室内其他任何设备。
违者每次扣罚平时分2分。
（2）业务要求实训所使用的软件protel和quartus ii，所有数据均通过服务器中转以及储存在服务器上，所以重启自己所用的电脑不会造成数据丢失。
第二章 FPGA／CPLD结构与应用
图2-22 复合型组合输出结构
图2-21 组合输出双向结构
EDA技术讲义
2.2.5 GAL
图2-24输出反馈结构 图2-23 反馈输入结构
EDA技术讲义
2.2.5 GAL
图2-25 简单模式输出结构
2.3 CPLD结构与工作原理
来自 PIA的 36个信号
EDA技术讲义
图2-26 MAX7000系列的单个宏单元结构
EDA技术讲义
2.1
概
述
图2-1 基本PLD器件的原理结构图
输 入
输入 缓冲
与 阵 列
或 阵 列
输出 缓冲 电路
输 出
„
„
电路
EDA技术讲义
2.1.1 可编程逻辑器件的发展历程
EPLD
PROM 和 器 件 PLA 70年代
改 进 的 PLA 器 件 GAL 器 件
器 件
CPLD
80年代
FPGA 器 件
EPLD
Erasable Programmable Logic Device
EDA技术讲义
时钟信
输入口
号输入 逻辑宏单元
GAL16V8
输入/输出口
固定或阵列
可编程与阵列
三态控制
EDA技术讲义
2.2.5 GAL
图2-20寄存器模式组合双向输出结构
图2-19寄存器输出结构
EDA技术讲义
2.2.5 GAL
全局 清零 全局 时钟 来自 I/O引脚
Vcc SL0 7
11 10 R 01 00
0
D
Q Q
SL1 7 7 I1 2
11 10 R 01 00 11 10 R 01 00 SG0 SL0 6
[工学]第2章 可编程逻辑器件可编程逻辑器件
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PLD及应用
第2章可编程逻辑器件
CPLD概述
PLD及应用
第2章可编程逻辑器件
PLD及应用
第2章可编程逻辑器件
CPLD概述
基于乘积项阵列型CPLD的组成：
● 可编程内部连线
● 逻辑块
● I/O单元
PLD及应用
第2章可编程逻辑器件
Altera公司的CPLD
Altera公司生产的PLD器件主要有： ● ● ● ● ● ● ● ● ● Classic系列 MAX系列 FLEX系列 ACEX系列 APEX系列 Mercury系列 Excalibur系列 Stratix系列 Cyclone系列 CPLD
PLD及应用
第2章可编程逻辑器件
上电时，由这片配置EEPROM先对FPGA/CPLD
加载数据，十几毫秒后，FPGA/CPLD即可正常工作
(亦可由CPU配置FPGA/CPLD)。
对用户而言，CPLD与FPGA的内部结构稍有不
同，但用法一样，所以多数情况下不加以区分。
PLD及应用
第2章可编程逻辑器件
（f）
PLD及应用
第2章可编程逻辑器件
20世纪70年代初期的PLD主要是：
可编程只读存储器PROM（Programmable Read Only Memory） 可编程逻辑阵列PLA（Programmable Logic Array）。
PLD及应用
A0 A1 A3
第2章可编程逻辑器件
Y0 Y1
PLD及应用
第2章可编程逻辑器件
CPLD通常基于乘积项(product-term)技术， 采用EEPROM(或Flash)工艺，如Altera公司的MAX 系列、Lattice公司的大部分产品及Xilinx公司的 XC9500系列，这种CPLD都支持ISP技术在线编程， 也可用编程器编程，并且可以加密。 FPGA通常基于查找表(Look Up Table，LUT) 技术，采用SRAM工艺，如Altera公司的FLEX、 ACEX、APEX系列和Xilinx公司的Spartan与Virtex 系列。由于SRAM工艺的特点——掉电后数据会消失， 因此调试期间可以用下载电缆配置FPGA/CPLD器件， 调试完成后，需要将数据固化在一个专用的 EEPROM中(用通用编程器烧写)。
PCLD第二章
2.3.2 常用的CPLD器件
Altera公司是全球最大的可编程逻辑器件 供应商之一。其主要CPLD产品为 MAX3000A、MAX7000、MAX ® II这三个 系列。 Xilinx公司是FPGA的发明者，也是最大可 编程逻辑器件供应商之一。该公司CPLD产 品种类较全，主要有XC9500和 Coolrunner 这两个系列。
未连接
已连接
可编程连接
图2-5 PLD的连接表示法
可编程与阵列是PLD的核心部分。为了便于对PLD逻 辑关系的描述、编程和使用，可采用如图2-6所示的表 示方法，它表示具有四个输入的与门。
F
A
B
C D
图2-6 四输入与阵列表示方法
该图中与逻辑电路的乘积项输出为F=ABD。
当PLD中有可编程的或阵列时，其表示方法为 图2-7所示的形式。编程点的表示方法和与阵列 相同。所以该图的逻辑关系为：F=A+C。
2.5 CPLD与FPGA的比较
（1）在结构工艺方面 （2）规模和逻辑复杂度 CPLD 规模小，寄存器少，适应于中小规模电路 设计；内部还可能集成简单的IP硬核；（如：时 钟管理） FPGA规模大，有大量的寄存器，可以设计CPU、 DSP等大型电路设计；内部还可能集成了IP硬核； （如：时钟管理，乘法器，存储器块等等） （3）编程和配置 （4）功率消耗 （5）使用和保密性
2.4.3 常用的FPGA器件
Altera公司是全球最大的可编程逻辑器件供应商 之一。其主要FPGA产品为：FLEX10K/E、 Cyclone/ CycloneII、Stratix/StratixII这三个系 列。 Xilinx公司是FPGA的发明者，是最大可编程逻辑 器件供应商之一。FPGA产品种类较全，主要有 Spartan和Virtex这两个系列，代表了FPGA的先 进水平。 • Virtex®-6 FPGAs » Spartan®-6 FPGAs • Virtex-5 FPGAs • Extended Spartan-3A FPGAs • CoolRunner™-II CPLDs
PLD第二章 MAX7000
D Q D Clk clk
Tsu
7
• Tfsu: ‘Fast input clock’ setup time. When the fast-input path is used, Tfsu is the time that data must be present at the input pin before the global clock is asserted at the clock pin. • 与Tsu相似
8
• Thold：在时钟上跳沿后，Data必须保持 的最小时间
D Q D Clk clk Tsu Th
9
• Tco1: Global clock to output delay. The time required to obtain a valid output after the global clock is asserted at the clock pin.
D Q D Clk clk
Q
Tco
10
• Fcnt: 最大计数器时钟频率 （16bit，loadable，enalbled，up/down， programmed in each LAB）
11
3．MAX 7000系列特性对比
• MAX7000、MAX7000E、MAX7000S 性 能对比 • MAX7000E是比MAX7000功能增强， MAX7000S比MAX7000E又增强。
20
2．Macrocells
MAX7000的宏单元可以被单个配置成时序逻辑或组合逻 辑。 Macrocells由三个功能块组成： 逻辑阵列（logic array） 可以实现组合逻辑，每个宏单元可以提供5个乘积项。 乘积项选择矩阵（product-term select matrix） 用来分配这些乘积项，它们或者作为基本逻辑输入实现组 合逻辑功能，或者作为宏单元的寄存器的clear、preset、 clock、clock enable控制功能。 有两种扩展乘积项： a. 共享扩展项，反馈进逻辑阵列 b. 并行扩展扩展乘积项（parallel expander）
Tsu
7
• Tfsu: ‘Fast input clock’ setup time. When the fast-input path is used, Tfsu is the time that data must be present at the input pin before the global clock is asserted at the clock pin. • 与Tsu相似
8
• Thold：在时钟上跳沿后，Data必须保持 的最小时间
D Q D Clk clk Tsu Th
9
• Tco1: Global clock to output delay. The time required to obtain a valid output after the global clock is asserted at the clock pin.
D Q D Clk clk
Q
Tco
10
• Fcnt: 最大计数器时钟频率 （16bit，loadable，enalbled，up/down， programmed in each LAB）
11
3．MAX 7000系列特性对比
• MAX7000、MAX7000E、MAX7000S 性 能对比 • MAX7000E是比MAX7000功能增强， MAX7000S比MAX7000E又增强。
20
2．Macrocells
MAX7000的宏单元可以被单个配置成时序逻辑或组合逻 辑。 Macrocells由三个功能块组成： 逻辑阵列（logic array） 可以实现组合逻辑，每个宏单元可以提供5个乘积项。 乘积项选择矩阵（product-term select matrix） 用来分配这些乘积项，它们或者作为基本逻辑输入实现组 合逻辑功能，或者作为宏单元的寄存器的clear、preset、 clock、clock enable控制功能。 有两种扩展乘积项： a. 共享扩展项，反馈进逻辑阵列 b. 并行扩展扩展乘积项（parallel expander）
EDA简答题
简答题第一、二章二、简答题1.IP核的分类：P101)软IP:是用VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。
2)固IP:是完成了综合的功能块。
3)硬IP:提供设计的最终阶段产品---掩模。
2.简述EDA技术的发展趋势：P12①.超大规模集成电路的集成度和工艺水平不断提高，深亚微米工艺已经走向成熟，在一个芯片上完成的系统级的集成已成为可能。
②.由于工艺线宽的不断减小，在半导体材料上的许多寄生效应已经不能简单地被忽略，这就对EDA工具提出了更高的要求。
同时，也使得IC生产线的投资更为巨大。
可编程逻辑器件开始进入传统的ASIC市场。
③.高性能的EDA工具得到长足的发展，其自动化核智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。
④.计算机硬件平台性能大幅度提高，为复杂的SOC设计提供了物理基础。
3.EDA技术在进入21世纪后，得到更大的发展，突出表现在哪些方面？P2①.在FPGA上实现DSP(数字信号处理)应用成为可能，用纯数字逻辑进行DSP模块的设计，使得高速DSP实现成为现实，并有力地推动了软件无线电技术的实用化和发展。
基于FPGA的DSP技术，为高速数字信号处理算法提供了实现途径。
②.嵌入式处理器软核的成熟，使得SOPC步入大规模应用阶段，在一片FPGA上实现一个完备的数字处理系统成为可能。
③.在仿真和设计两方面支持标准硬件描述语言的功能强大的EDA软件不断推出。
④.电子技术领域全方位融入EDA技术。
⑤.EDA使得电子领域各学科的界限更加模糊，更加互为包容，如：模拟与数字、软件与硬件、系统与器件、ASIC与FPGA、行为与结构等。
⑥.基于EDA的用于ASIC设计的标准单元已涵盖大规模电子系统及复杂IP核模块。
⑦.软硬IP核在电子行业的产业领域广泛应用。
⑧.SOC高效低成本设计技术的成熟。
⑨.系统级、行为验证级硬件描述语言的出现，使复杂电子系统的设计和验证趋于简单。
14_EDA 第2章 可编程逻辑器件全文-网站策划-在线文档
· MAX7000系列可细分为MAX7000，MAX7000E; MAX7000S，MAX7000A四个品种。
· MAX7000系列可以用于混合电压的系统中，其开发系统主 要是Altera公司的MAX+PLUSII及QuartusII软件。
MAX7000系列器件的结构
2.2.2 MAX7000系列器件编程
· MAX7000系列器件是基于电可擦除存储单元 EEPROM或Flash技术进行编程的。CPLD被编程后 改变了电可擦除存储单元中的信息，掉电后可保持 编程信息不丢失，但编写次数有限，编程的速度不 快。
· CPLD的编程可以使用专用的编程设备，也可使用 下载电缆，进行在系统编程（ISP）。在系统编程 ISP（In System Programming）就是当系统上电并 正常工作时，通过下载电缆. 。
· 2.2.1 Altera 公司MAX7000系列
· MAX7000系列是高密度、高性能的CMOS CPLD;
· MAX7000系列是在Altera公司的第二代MAX结构基础上 构 成，采用了CMOS E2PROM 技术制造的;
· MAX7000系列CPLD包括了从含有32个宏单元的7032到含 有512个宏单元的7512一系列芯片;
2.3.1 Altera 公司FLEX10K系列
· FLEX10K是Altera公司1995年推出的一个新的产品系列，并 首次集成了嵌入式存储块，可为用户提供多达24KB的片内 RAM，以满足存储器密集型应用的需要。FLEX10K系列 FPGA包括了从10K10到10K250一系列芯片，它们分别提供 了1万到25万个门，每个FLEX10K器件包括一个嵌入式阵列 和一个逻辑阵列。嵌入式阵列用来实现各种不同的存储功能 或复杂的逻辑功能，如RAM、FIFO等。逻辑阵列完成如计 数器、加法器、多路选择器等通用逻辑。嵌入式阵列和逻辑 阵列的结合提供了嵌入式门阵列的高性能和高密度，可以使 设计者在某个器件上实现一个完整的系统
· MAX7000系列可以用于混合电压的系统中，其开发系统主 要是Altera公司的MAX+PLUSII及QuartusII软件。
MAX7000系列器件的结构
2.2.2 MAX7000系列器件编程
· MAX7000系列器件是基于电可擦除存储单元 EEPROM或Flash技术进行编程的。CPLD被编程后 改变了电可擦除存储单元中的信息，掉电后可保持 编程信息不丢失，但编写次数有限，编程的速度不 快。
· CPLD的编程可以使用专用的编程设备，也可使用 下载电缆，进行在系统编程（ISP）。在系统编程 ISP（In System Programming）就是当系统上电并 正常工作时，通过下载电缆. 。
· 2.2.1 Altera 公司MAX7000系列
· MAX7000系列是高密度、高性能的CMOS CPLD;
· MAX7000系列是在Altera公司的第二代MAX结构基础上 构 成，采用了CMOS E2PROM 技术制造的;
· MAX7000系列CPLD包括了从含有32个宏单元的7032到含 有512个宏单元的7512一系列芯片;
2.3.1 Altera 公司FLEX10K系列
· FLEX10K是Altera公司1995年推出的一个新的产品系列，并 首次集成了嵌入式存储块，可为用户提供多达24KB的片内 RAM，以满足存储器密集型应用的需要。FLEX10K系列 FPGA包括了从10K10到10K250一系列芯片，它们分别提供 了1万到25万个门，每个FLEX10K器件包括一个嵌入式阵列 和一个逻辑阵列。嵌入式阵列用来实现各种不同的存储功能 或复杂的逻辑功能，如RAM、FIFO等。逻辑阵列完成如计 数器、加法器、多路选择器等通用逻辑。嵌入式阵列和逻辑 阵列的结合提供了嵌入式门阵列的高性能和高密度，可以使 设计者在某个器件上实现一个完整的系统
《逻辑器件FPGA》PPT课件
(4) EAB 构成查找表LUT ;
EAB在只读模式下编程，可构成查找表，用LUT查找表结果比用算法计算 快得多, 可实现乘法器, 数字滤波器等.
2）逻辑阵列块(L2A) 逻B)辑阵列(LAB)是由一系列的相邻LE构成的
图2-12
14
逻辑阵列块 (ALB)
1) LAB由8个LE
( 逻辑单元 ) 组成;
7
一般多个输入的查找表采用多个逻辑块级连的方式
d[3..0] 查找表 d[7..4] 查找表 d[11..0] 查找表
与门 与门 与门
(2 ) Altera 系列器件
8
Altera系列产品主要性能
Altera FLEX10K系列器件 9
FLEX10K系列器件特点如下:高密度阵列, 嵌入式可编程逻辑器件。 这类器件最大可达10万个典型门，5392个寄存器；采用0.5 μm CMOS SRAM工艺制造；具有在系统可配置特性 ( ISP )；在所有 I/O端口中有输入/输出寄存器；3.3 V或5.0 V工作模式；由Altera公 司的MAX+plusⅡ开发系统提供软件支持。 包括嵌入式阵列、多组 低延时时钟和内部三态总线等结构特性，提供了复杂逻辑设计所需 的性能和集成系统级的要求。
2.4 现场可编程门阵列(FPGA) P26
3
FPGA : Field Programmable Gate Array 现场可编程门阵列
FLEX 10K系列器件
FPGA/CPLD 技
4
术
FPGA 与 CPLD 都是可编程逻辑器件。它们的规 模比较大，适合于时序，组合等逻辑电路应用场合， 它可以替代几十甚至上百块通用IC芯片。
全局信号和EAB的局部互连都可以驱 动写使能信号、时钟信号
第2章 大规模可编程逻辑器件
(3) Altera公司的FPGA配置器件系列代码为EPC。具体举例 如下：：
2.1.3 常用CPLD 和FPGA标识的含义
1． CPLD和FPGA 标识概说 （1）用于说明生产厂家的，如：Lattice，Altera，Xilinx 是其公司名称。 （ 2 ） 注 册 商 标 ， 如 ： MAX 是 为 Altera 公 司 其 CPLD 产 品 MAX系列注册的商标。 （3）产品型号，如EPM7128SLC84-15，是Altera公司的 一种CPLD（EPLD）的型号，是需要重点掌握的。 （4）产品序列号，是说明产品生产过程中的编号，是产 品身份的标志，相当于人的身份证。 （5）产地与其它说明，由于跨国公司跨国经营，世界日 益全球化，有些产品还有产地说明，如：Made in China（中 国制造）。
EPM240GT100C3ES ： MAX Ⅱ 系 列 FPGA 产 品 ， 逻 辑 单 元数为240个，TQFP封装，100个引脚，速度等级为3级， 适 用 温 度 范 围 为 商 用 级 (0℃ ～ 85℃) ， ES 表 示 是 工 程 样 品 (Engineering sample)。
物信学院
ispLSI1032E-125 LJ：ispLSI1000E系列CPLD，通用逻 辑块GLB数为32个(相当逻辑宏单元数128)，工作频率最大 为125 MHz，PLCC84封装，低电压型商用产品。
LFEC20E-4F484C: EC系列FPGA，20 k个查找表，1.2 V 供电电压，速度等级为4级，fpBGA484封装，适用温度范围 为商用级(0℃～85℃)。
LFE2-50E-7F672C: ECP2系列FPGA，50 k个查找表， 1.2 V供电电压，速度等级为7级，fpBGA672封装，适用温 度范围为商用级(0℃～85℃)。
2.1.3 常用CPLD 和FPGA标识的含义
1． CPLD和FPGA 标识概说 （1）用于说明生产厂家的，如：Lattice，Altera，Xilinx 是其公司名称。 （ 2 ） 注 册 商 标 ， 如 ： MAX 是 为 Altera 公 司 其 CPLD 产 品 MAX系列注册的商标。 （3）产品型号，如EPM7128SLC84-15，是Altera公司的 一种CPLD（EPLD）的型号，是需要重点掌握的。 （4）产品序列号，是说明产品生产过程中的编号，是产 品身份的标志，相当于人的身份证。 （5）产地与其它说明，由于跨国公司跨国经营，世界日 益全球化，有些产品还有产地说明，如：Made in China（中 国制造）。
EPM240GT100C3ES ： MAX Ⅱ 系 列 FPGA 产 品 ， 逻 辑 单 元数为240个，TQFP封装，100个引脚，速度等级为3级， 适 用 温 度 范 围 为 商 用 级 (0℃ ～ 85℃) ， ES 表 示 是 工 程 样 品 (Engineering sample)。
物信学院
ispLSI1032E-125 LJ：ispLSI1000E系列CPLD，通用逻 辑块GLB数为32个(相当逻辑宏单元数128)，工作频率最大 为125 MHz，PLCC84封装，低电压型商用产品。
LFEC20E-4F484C: EC系列FPGA，20 k个查找表，1.2 V 供电电压，速度等级为4级，fpBGA484封装，适用温度范围 为商用级(0℃～85℃)。
LFE2-50E-7F672C: ECP2系列FPGA，50 k个查找表， 1.2 V供电电压，速度等级为7级，fpBGA672封装，适用温 度范围为商用级(0℃～85℃)。
第2章PLD基础
组合逻辑电路的基本构成框图
n
图中Ｘ１、Ｘ２、－－－－－、Ｘｎ是输入信号（也可称为输入变量）， Ｚ１、Ｚ２、－－－－－、Ｚｍ是输出信号，即输入信号的函数。其中： Ｚ１＝ｆ１（Ｘ１、Ｘ２、－－－－－、Ｘｎ） Ｚ２＝ｆ２（Ｘ１、Ｘ２、－－－－－、Ｘｎ） －－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－ Ｚｍ＝ｆｍ（Ｘ１、Ｘ２、－－－－－、Ｘｎ）
n
通过击穿介质来达到连通线路的反熔丝开关 n 反熔丝开关的结构 在未编程时，夹在两层导
n
体之间的ＰＬＩＣＥ介质在未编程 时，显现很高的阻抗（约１００ ＭΩ），开关处于反熔丝开路 状态； n 在编程时，在介质上、下 的扩散层加上较高的电压， 介质将被击穿，从而把两旁 的导电材料连通（连通电阻值 约为１００～６００Ω ）。反熔丝 就会由高阻抗变为低阻抗， 从而实现两个极间的连通。 n 介质的击穿是不可恢复 的，故编程电压撤除后开关 也一直处于导通状态。故 ＰＬＩＣＥ反熔丝是非易失性的 ＯＴＰ可编程元件。
PROM的结构
n
n
n
ＰＲＯＭ的与阵列为全译码 阵列，器件的规模将随 着输入信号数量ｎ的增加 成２ｎ指数级增长。因此 ＰＲＯＭ一般只用于数据存 储器，不适于实现逻辑 函数。 ＰＲＯＭ的或阵列为可编程 的阵列。用来选取需要 的最小项。 ＥＰＲＯＭ和Ｅ２ＰＲＯＭ的结构与 ＰＲＯＭ相同，只是这两者 可以进行多次编程使 用。
PLD器件的分类－－按结构特点分
n
基于与或阵列结构的器件－－阵列型
n n
ＰＲＯＭ，ＥＥＰＲＯＭ，ＰＡＬ，ＧＡＬ，ＣＰＬＤ ＣＰＬＤ的代表芯片如：Ａｌｔｅｒａ的ＭＡＸ系列芯片 ＦＰＧＡ ＦＰＧＡ的代表芯片如：Ａｌｔｅｒａ的ＦＬＥＸ系列芯片 ＸＩＬＩＮＸ的ＳＰＡＲＴＡＮ／４０００／５２００系列芯片 ＸＩＬＩＮＸ的ＸＣ３０００／ＶＩＲＴＥＸ系列芯片
第二章 可编程逻辑器件的基本原理
数字ASIC按照版图结构和制造方法分为全定 制和半定制两种实现方法。
全定制法是一种基于晶体管级的手工设计版图的设计方法。全 制定ASIC的各层掩模都是按特定电路功能专门制造的，设计者必须 从晶体管的版图尺寸、位置和互联线开始设计，并据此确定整个电 路的布局布线，已达到芯片面积利用率高、速度快、功耗低的最优 化性能。涉及需借助全定制版图设计工具来完成。设计全定制ASIC， 不仅要求设计者具有丰富的半导体材料和工艺技术知识，还要具有 完整的系统和电路设计的工程经验。 利用全定制法设计的电路面积利用率最高、性能较好、功耗较低、 集成度高、工作速度高，但其设计制作过程人工参与的工作量大、 设计周期长，而且容易出错。 全定制法比较适用于批量较大的产品，如：通用中小规模集成 电路设计、有特殊性能要求和功耗要求的电路设计、处理器中的特 殊功能模块电路的设计等。
ASIC按照设计方法的不同分为: 一、模拟ASIC 二、数字ASIC
ASIC
数字ASIC
模拟ASIC
全定制
半定制
线性阵列
模拟标准单元
门阵列
标准单元
PLD
图2-1 ASIC的分类
模拟ASIC由线性阵列和模拟标准单元 组成。由于模拟电路的频带宽度、精度、 增益和动态范围等暂时还没有一个最佳的 办法加以描述和控制，因此与数字ASIC相 比，它的发展还相当缓慢。但模拟ASIC可 减少芯片面积、提高性能、降低费用、扩 大功能、降低功耗、提高可靠性以及缩短 开发周期，因此其发展也势在必行。
半定制法是一种约束性设计方式。约束的主 要目的是简化设计、缩短设计周期、降低设 计成本和提高芯片成品率。半定制法按逻辑 实现的方式不同分为：门阵列法、标准单元 法、可编程逻辑器件法三种。
• 门阵列法
第2章 可编程逻辑器件
3 . PAL
尽管用PLA实现逻辑电路的效率远远高于PROM，但PLA也有不足之处，主要是与阵列和或阵列均采用可编程开关，而可编程开关需占用较多的芯片面积，并会引入较大的信号延时，因此，PLA的结构不利于提高器件的集成度和工作速度。20世纪70年代出现了可编程阵列逻辑PAL。PAL是Programmable Array Logic的缩写，即可编程阵列逻辑。PAL也是PLD的一种，采用“与”、“或”阵列结构，但是与PROM 不同，PAL的“或”阵列是固定的，而“与”阵列则是可以编程的。随着VLSI技术的不断发展和提高，允许设计规模较大的“与”阵列。因此PAL为用户对“与”阵列编程带来了很大方便。在逻辑表达式中一般可以简化到几个积项，很少超过8个。所以在PAL中，每一个或 门输入最多可以有8个乘积项，ic Array Logic的缩写，即通用可编程阵列逻辑。对应很多简单的数字逻辑，GAL等简单的可编程逻辑器件仍然被大量使用。目前，国内外很多对成本十分敏感的设计都在使用GAL等低成本可编程逻辑器件，越来越多的74系列逻辑电路被GAL取代。GAL等器件发展至今已经近20年了，新一代的GAL器件以功能灵活、小封装、低成本、重复可编程、应用灵活等优点仍然在数字电路领域扮演着重要的角色。目前比较大的GAL器件供应商主要是Lattice半导体公司。PAL器件的发展，给逻辑设计带来了很大的灵活性，但是它所提供的灵活性是有限的，不同的输出结构需要选用不同型号的PAL器件。此外，PAL的编程元件是熔丝，一旦编程以后不能再修改，因此，限制了PAL的广泛应用。20世纪80年代，Lattice公司推出了通用阵列逻辑（GAL），采用 EECMOS工艺，可以反复修改和再次编程。GAL器件在可编程阵列 逻辑的基础上，增加了输出逻辑宏单元OLMC（Output Logic MacroCell），使得GAL的特性和使用灵活性大大优于PAL，成为目前为止使用最广泛的简单PLD器件。
尽管用PLA实现逻辑电路的效率远远高于PROM，但PLA也有不足之处，主要是与阵列和或阵列均采用可编程开关，而可编程开关需占用较多的芯片面积，并会引入较大的信号延时，因此，PLA的结构不利于提高器件的集成度和工作速度。20世纪70年代出现了可编程阵列逻辑PAL。PAL是Programmable Array Logic的缩写，即可编程阵列逻辑。PAL也是PLD的一种，采用“与”、“或”阵列结构，但是与PROM 不同，PAL的“或”阵列是固定的，而“与”阵列则是可以编程的。随着VLSI技术的不断发展和提高，允许设计规模较大的“与”阵列。因此PAL为用户对“与”阵列编程带来了很大方便。在逻辑表达式中一般可以简化到几个积项，很少超过8个。所以在PAL中，每一个或 门输入最多可以有8个乘积项，ic Array Logic的缩写，即通用可编程阵列逻辑。对应很多简单的数字逻辑，GAL等简单的可编程逻辑器件仍然被大量使用。目前，国内外很多对成本十分敏感的设计都在使用GAL等低成本可编程逻辑器件，越来越多的74系列逻辑电路被GAL取代。GAL等器件发展至今已经近20年了，新一代的GAL器件以功能灵活、小封装、低成本、重复可编程、应用灵活等优点仍然在数字电路领域扮演着重要的角色。目前比较大的GAL器件供应商主要是Lattice半导体公司。PAL器件的发展，给逻辑设计带来了很大的灵活性，但是它所提供的灵活性是有限的，不同的输出结构需要选用不同型号的PAL器件。此外，PAL的编程元件是熔丝，一旦编程以后不能再修改，因此，限制了PAL的广泛应用。20世纪80年代，Lattice公司推出了通用阵列逻辑（GAL），采用 EECMOS工艺，可以反复修改和再次编程。GAL器件在可编程阵列 逻辑的基础上，增加了输出逻辑宏单元OLMC（Output Logic MacroCell），使得GAL的特性和使用灵活性大大优于PAL，成为目前为止使用最广泛的简单PLD器件。
可编程逻辑器件与应用专题(清华)
《可编程逻辑器件与应用专题》实验讲义附实验指导书清华大学电子工程系2004.8.5第一章绪论§1.1 可编程ASIC综述为特定的产品或应用而设计的芯片被称为专用集成电路ASIC（Application Specific Integrated Circuits），除了全定制的专用集成电路外，目前有五种半定制的元件，可实现ASIC的要求，它们是：*可编程逻辑器件（PLD）*复杂可编程逻辑器件（CPLD）*现场可编程门阵列（FPGA）*门阵列（Gate Array）*标准单元（Standard Cell）在这些器件中，尤其是前三种器件的出现，使得电子系统的设计工程师利用相应的EDA软件，在办公室或实验室里就可以设计自己的ASIC器件，其中近几年发展起来的CPLD和FPGA格外引人注目。
这三种器件都具有用户可编程性，能实现用户需要的各种专门用途，因此被称作可编程专用集成电路。
半导体制造厂家可按照通用器件的规格大批量生产这种集成电路，作为一种通用集成电路，用户可以从市场上选购，再通过设计软件编程实现ASIC的要求。
由于这种方式对厂家和用户都带来了好处而受到欢迎，因此发展特别迅速，已经成为实现ASIC的一种重要手段。
随着半导体技术的迅速发展，从八十年代开始，构造许多电子系统仅仅需要三种标准电路：微处理器，存储器和可编程ASIC。
电子系统设计的这场革命是从70年代开始的，当时存储器已经作为标准产品进入市场，而80年代的微处理器也成为一种标准产品。
值得注意的是，微处理器和存储器作为电子系统的两个主要模块，一直都是可编程的。
但是组成电子系统的各种控制逻辑仍然需要大量的中小规模通用器件。
直到近十年来，随着可编程逻辑器件的出现，才给电子系统的控制逻辑提供了可编程的灵活性。
而可编程门阵列作为一种高密度，通用的可编程逻辑器件与它的开发系统一起为更多的电子系统逻辑设计确定了一种新的工业标准。
越来越多的电子系统设计工程师用CPLD或FPGA作为电子系统设计的第三个模块来实现一个电子系统。
第四章数值运算基础
多项式求根用函数roots实现。在Matlab中,多项式 实现。 多项式求根用函数 实现 中 多项式 系数和多项式根都是用向量表示的,为了对它们加 系数和多项式根都是用向量表示的 为了对它们加 以区别,Matlab通常将多项式系数表示为行向量 将 通常将多项式系数表示为行向量,将 以区别 通常将多项式系数表示为行向量 多项式根表示为列向量。 多项式根表示为列向量。 的根。 【例4-7】 求多项式 】 求多项式2x3+2x+1的根。 的根 >> p=[2 0 2 1]; >> r =roots (p) r= 0.2119 +1.6052i 0.2119 -1.0652i -0.4329
二、多项式求值和求根
1. 多项式求值 多项式求值有两种格式,一种按数组运算规则计算, 多项式求值有两种格式,一种按数组运算规则计算,对应函 数格式为polyval；另一种按矩阵的运算规则计算, 数格式为polyval；另一种按矩阵的运算规则计算,对应的 polyval 函数格式为polyvalm。函数的调用格式分别为： 函数格式为polyvalm。函数的调用格式分别为： polyvalm y=polyval( p ,x) 求多项式p 求多项式p在x点的值,x也可以是一数 点的值,x也可以是一数 ,x
第四章 Matlab数值运算基础 数值运算基础 第2章 大规模可编程逻辑器件
四、多项式的微分和积分
多项式的微分和积分分别用polyder和 在Matlab中,多项式的微分和积分分别用 中 多项式的微分和积分分别用 和 polyint实现。 实现。 实现 【例4-10】 求多项式 的微分和积分。 】 求多项式4x3 +3x2-2x+1的微分和积分。 的微分和积分 >> p=[ 4 3 -2 1]; >>polyder(p) ans= 12 6 -2 >>poly2sym(ans)
第2章可编程逻辑器件基础
2.3 CPLD/FPGA的结构特 点
❖ 2.3.2 Xilinx公司的CPLD/FPGA
Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度 更高、速度更快、价格更低、功耗更低的FPGA器件系列。 Virtex-4系列FPGA Spartan II & Spartan-3 & Spartan 3E器件系列FPGA XC9500 & XC9500XL系列CPLD
2.3 CPLD/FPGA的结构特 点
❖ 2.3.3 Altera和Actel公司的
ACltPerLaD是著/F名P的GPALD生产厂商，Altera公司的可编程逻辑器件
具有高性能、高集成度和高性价比的优点，此外它还提供了功 能全面的开发工具和丰富的IP核、宏功能库等。Altera公司目前 能够提供以下5类宏功能模块：
（1）数字信号处理类。 （2）图像处理类。 （3）通信类。 （4）接口类。 （5）处理器及外围功能模块。
2.3 CPLD/FPGA的结构特 点
❖ 2.3.4 CPLD和FPGA的异同
根据结构特点和工作原理，以乘积项结构方式构成逻辑行为的 器 件 称 为 CPLD ， 以 查 找 表 法 结 构 方 式 构 成 逻 辑 行 为 器 件 称 为 FPGA。FPGA和CPLD都是可编程ASIC，有许多共同的特点，但 由于CPLD和FPGA硬件结构上的差异，使得它们具有各自的特点 ： 在结构工艺方面； 在触发器数量上； 在逻辑规模和复杂度方面； 在时延方面； …
2.1.4 可编程逻辑器件的发展趋势
向高密度、大规模的方向发展。 向系统内可重构的方向发展。 向低电压、低功耗的方向发展。 向高速可预测延时器件的方向发展。 向混合可编程技术方向发展。
EDA第2章-可编程逻辑器件
存储器的读写操作由地址信 号控制，通过地址解码器选 通对应的存储单元进行读写 操作。
存储器的容量和速度是衡量 其性能的重要指标，在数字 电路设计中广泛应用于数据 存储和程序存储等方面。
03
可编程逻辑器件的设计流程
设计输入
01
02
03
硬件描述语言
使用如VHDL或Verilog等 硬件描述语言进行设计输 入，描述电路的结构和行 为。
多次可编程类型的PLD可以在制造完 成后进行多次编程，用户可以通过编 程语言对器件进行配置和重构。
OTP类型的PLD在制造完成后无法更 改，需要通过特定的编程设备进行配 置。
可编程逻辑器件的应用
01
02
03
04
PLD在数字系统设计中具有广 泛的应用，如数字信号处理、
图像处理、通信等领域。
在数字信号处理中，PLD可以 用于实现滤波器、编码器等算
当触发器的输入信号发生变化 时，触发器会从当前状态翻转 到另一个状态，并保持该状态 直到再次受到输入信号的改变 。
触发器在数字电路设计中具有 重要作用，用于实现寄存器、 计数器等基本功能。
寄存器的工作原理
01
寄存器（Register）是一种可编程 逻辑器件中的存储元件，用于存储 二进制数据。
02
寄存器由多个触发器组成，可以 同时存储多个二进制位。
面临的挑战
设计和编程难度
随着可编程逻辑器件的规模不断扩大，设计和编 程的难度也在逐渐增加。
知识产权保护
可编程逻辑器件的设计涉及大量的知识产权，如 何保护知识产权成为行业面临的重要问题。
可靠性和稳定性
随着可编程逻辑器件的应用范围越来越广，其可 靠性和稳定性成为关键问题。
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线通道， 称为Versa环。 其中包括8条双长线和4条长线。
(3) 全局网络和缓冲器 该系列FPGA中有精细的全局网络。 这些网络用于对时钟信号
和其他高扇出的控制信号进行布线， 使信号失真最小。
缓冲器使信号延迟最短，偏移最小，增强布线的灵活性。
第2章 大规模现场可编程逻辑器件 2.2.2 典型的SRAM FPGA产品 1. Xilinx Spartan-Ⅱ系列FPGA 1） 概述
组 3
组 2
第2章 大规模现场可编程逻辑器件
（4） 布线通道
Spartan-Ⅱ系列FPGA的布线通道主要包括可编程的布线矩阵、 局域布线、 精细布线、 全局布线以及时钟布线网络和I/O布线等
丰富的布线资源。
① 可编程的布线矩阵 这是一条最长的延迟线， 它给出了设计 最坏情况下的速度门限。 ② 局域布线 图 2 - 14给出了Spartan-Ⅱ系列FPGA的局域布线 框图。 其中给出了3种连接方式： ·LUT、 触发器和GRM之间的连接线； ·内部的CLB回读路径， 提供了在同一个CLB内与 LUT的高 速连接； ·直接路径， 为水平相邻的CLB之间提供了高速连接。
CLKFB
CLB 数据信号 IOB
第2章 大规模现场可编程逻辑器件
2.2.3 基本的SRAM FPGA的编程原理
在现场可编程集成电路的应用设计中， 针对具体目标器件， 需要不 同的编程方式来实现目标数字系统的下载。 对于SRAM FPGA， 通常使 用在系统可重配置技术ISR(InSystem Reconfiguration)编程技术。 具备ISR功能的器件可直接在目标系统中或印制电路板上通过数据下 载电缆配置和重新配置， 无需专门的编程器。 因为ISR器件是基于 SRAM编程技术， 故系统掉电后， 芯片的编程信息会丢失。
D O A [# ∶ 0 ]
W EB CEB R S TB C LKB A D D R B [#∶ 0 ] D IB [# ∶ 0 ]
D O B [# ∶ 0 ]
第2章 大规模现场可编程逻辑器件
（2） 延迟锁相环（DLL）
与 Spartan （ 5.0V ） 系 列 相 比 ， Spartan-Ⅱ 系 列 FPGA增加了延迟锁相环电路。因为输入的时钟信号通 过逻辑门电路或传输线时，造成时钟信号延迟，引起 时序上的混乱，采用DLL电路以保证输入的时钟信号 与芯片内部时钟信号上升沿或下降沿同步，有效地消 除了时钟分配时的延迟。 。DLL可使时钟信号按倍频， 或使时钟信号按1.5、 2、
2. 基本的SRAM FPGA的整体结构
主要3部分： 可配置逻辑块CLB(Configurable Logic Block)、 可编程输入／输 出模块IOB(Input/Output Block)、 可编程内部连线PI(Programmable
Interconnect)。
IO B
CLB
CLB
并关 阵 列 CLB
D CL K CE
Q 输出 驱动 器 可编 程的 偏移 率 可编 程的 TTL / C M O S驱 动 器 输入 缓冲 器
11
封装 焊垫
12 D IK CE CL K CE Q
延控 制的多 路 选择 器
图 2 - 7 基本FPGA IOB的简化功能框图
第2章 大规模现场可编程逻辑器件
2） 结构原理
（1） 总体结构描述 Spartan-Ⅱ系列FPGA的基本结构主要包括5个可配 置部分： ① 可配置逻辑块（CLB）， 用于实现大部分逻辑功能；
② 可编程的输入输出块（IOB）， 提供封装引脚与内部
逻辑之间的连接接口； ③ 丰富的多层互连结构； ④ 片上随机存取内存； ⑤ DLL时钟控制块。
优点：① 可以重复编程； ② 芯片价格低； ③ 不需要专门的编程器。 缺 点 ： ① 断 电 ， SRAM 的 数 据 就 会 丢 失 ， 故 需 要 外 附 一 个 PROM 或 EPROM， 增加使用成本和体积。 ②采用大量的传输门开关，影响了芯片信号传递速度， 限制了系 统的使用频率。
第2章 大规模现场可编程逻辑器件
C OUT YB Y G4 G3 G2 G1 I4 I3 I2 I1 LUT O 进位 和 控制 逻辑 D S Q YQ
CL K CE R
F 5 IN BY SR XB X F4 F3 F2 F1 I4 I3 I2 I1 LUT O 进位 和 控制 逻辑 D S Q XQ
CL K CE R
CIN CL K CE
Spartan-Ⅱ系列FPGA具有系统级特性。 该系列FPGA芯片采 用低压布线结构; 片内含有丰富的寄存器/锁存器、 时钟使能信号、 同步、 异步置位/复位信号; 为增强时钟控制， 提供了4个主要的 全局低偏移时钟分配网络， 以及24个次全局网络； 有两种类型的 片上随机存取内存（SelectRAMTM）： 块状RAM和分布式RAM。 为满足高速运算设计的进位逻辑提供精确的乘法器， 以适应各种 PCI的应用。
内部 参考
IQ
I/ O , V REF
图 2 - 12 Spartan-Ⅱ系列FPGA的IOB结构
第2章 大规模现场可编程逻辑器件
组0
组1 GC LK2
组 7
GC LK3
S part an - Ⅱ 器 件
组 6
GC LK1 组5
GC LK0 组4
图 2 - 13 Spartan-Ⅱ系列FPGA的I/O组
2.5、 3、 4、 5、 8、 16分频输出。
一般采用锁相环PLL,或延迟锁相环DLL电路。
第2章 大规模现场可编程逻辑器件
压控振荡器 CLKOUT 时钟分布网络
CLKIN
控制电 路 CLKFB
PLL电路的原理结构图
CLKIN
可调整的 延迟线
CLKOUT 时钟分布网络
控制电 路 CLKFB
DLL电路的原理结构图
第2章 大规模现场可编程逻辑器件
DLL DLL
块 状 RAM
CL B
CL B
块 状 RAM
CL B
CL B
DLL I/ O 元 胞
图 2 - 10 Spartan-Ⅱ系列FPGA的基本结构原理框图
块 状 RAM
DLL
块 状 RAM
第2章 大规模现场可编程逻辑器件
（2） 可配置逻辑块（CLB）
构成CLB的基本结构是逻辑元胞（LC）。 一个LC包括一个4输入的 函数发生器、 进位逻辑和一个存储部分。
三 态
CL B
CL B
CL B
CL B
图 2 - 15 与精细水平总线连接的BUFT
第2章 大规模现场可编程逻辑器件
④ 全局布线资源和时钟分布网络 全局布线资源主要用于 时钟信号和其他有大扇区的信号布线。
GC L KPAD3 全局 时钟 行 GC L KB UF3 GC L KPAD2 GC L KB UF2 全 局 时 钟 列
2) EPROM/E2PROM/FLASH CPLD
3) 反熔丝FPGA
第2章 大规模现场可编程逻辑器件
2.2 基于SRAM编程的现场可编程逻辑器件
2.2.1 SRAM FPGA的基本结构与工作原理 1. 基本的SRAM FPGA编程原理 即通过芯片内阵列分布的SRAM的不同的加电配置， 来决定各部分的逻辑 定义。
Spartan-Ⅱ系列FPGA是Xilinx公司生产的代替ASIC的第二代 产品。 该系列FPGA有多达5292个逻辑元胞及20×105个系统门， 采用基于VirtexTM结构的流水线新结构， 片内含有嵌入式RAM， 并采用先进的0.22/0.18 μm半导体工艺， 6层板结构， 可实现不限 量的可重复编程。
F1 ～ F4 的 组 合逻 辑 功能
G 4 G1～ G4 G3 功能 G2 G1 G H-LUT
F, G, H 1 的组合 逻
的 组 合逻 辑
D
SR
Q
YQ
G
CLK CE Y H
H 1 辑功能 F A
D
SR
Q
XQ
G
CLK CE X 由配 置程 序控 制的多 路 选择 器
图 2 - 4 简化的FPGA CLB结构
第2章 大规模现场可编程逻辑器件
Spartan-Ⅱ系列FPGA的DLL电路采用了一些数字电路的 延迟元件作为可调整的延迟线电路
CLKIN
Delay
Delay
Delay
Delay
CLKOUT 时钟网络
延迟控制 CLKFB
第2章 大规模现场可编程逻辑器件
DLL电路与芯片内部的连接
CLKIN
误差信号 比较器 延迟
全局 时 钟骨 干线
图 2 - 16 全局时钟分布网络
第2章 大规模现场可编程逻辑器件
3） Spartan-Ⅱ系列FPGA的先进结构 （1） 块状RAM 块状RAM是一个完全同步的有4096 bit的双端RAM， 其中每一端都有独立的控制信号， 可独立配置两个端口的数据宽度， 如 图所示。
R A M B 4 _S #_ S # W EA CEA R S TA C LKA A D D R A [#∶ 0 ] D IA [# ∶ 0 ]
第2章 大规模现场可编程逻辑器件
b. IOB的结构与原理
用户可配置的输入输出块（IOB）为芯片外部封装引脚和内部逻辑连接提供接 口。 每个IOB控制一个封装引脚， 可配置成输入口、 输出口或是双向信号口。 图 2 - 7 是一个Spartan-XL系列FPGA IOB的简化功能图。
GTS T
O OK
图 2 - 11 Spartan-Ⅱ系列FPGA CLB一个单元的原理框图
第2章 大规模现场可编程逻辑器件
（3） 可编程输入/输出块（IOB）
T SR D CLK TCE SR SR O D CLK OC E CE 可编 程 延 迟 SR I D CLK IC E CE Q 可编 程的 输入 缓冲 器 接组 上其 他 外部 的V 输入 REF 接 相 邻 的 I/ O 口 封装 引脚 Q 可编 程的 输出 缓冲 器 CLK CE V CC OE 可编 程的 B i as和 E SD 网 络 I/ O 封装 引脚 Q V CCO 封装 引脚